CN114284215A - 半导体结构及其制备方法、存储装置 - Google Patents

Abstract

本公开提供了一种半导体结构及其制备方法、存储装置，属于半导体技术领域。该半导体结构的制备方法包括：提供半导体衬底，所述半导体衬底包括多个交替设置的第一区域和第二区域；在所述半导体衬底上形成多个位线结构，任一所述位线结构贯穿所述第一区域和所述第二区域；在所述第一区域对所述位线结构进行刻蚀，使得所述位线结构的两侧侧壁均呈台阶状；形成多个电极结构，任意一个所述电极结构包括相互电连接的导电栓塞和接触垫，所述导电栓塞位于所述第一区域且位于相邻两个所述位线结构之间并与所述半导体衬底连接。半导体结构的制备方法能够提高半导体结构的良率。

Description

半导体结构及其制备方法、存储装置

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法、存储装置。

背景技术

动态随机存储器可以包括层叠设置的凹陷晶体管阵列层、布线层和电容层。其中，布线层包括位线结构、导电栓塞和接触垫。位线结构与凹陷晶体管的源极电连接；相邻两个位线结构之间具有被电介质挡墙隔离的电容接触孔，导电栓塞填充于电容接触孔中以与凹陷晶体管的漏极连接，接触垫连接于导电栓塞远离凹陷晶体管阵列层的一侧，以便与电容电连接。

然而，随着制程尺寸的不断缩小，动态随机存储器容易出现导电栓塞断路的不良。

所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种半导体结构及其制备方法、存储装置，提高半导体结构的良率。

为实现上述发明目的，本公开采用如下技术方案：

根据本公开的第一个方面，提供一种半导体结构的制备方法，包括：

提供半导体衬底，所述半导体衬底包括多个交替设置的第一区域和第二区域；

在所述半导体衬底上形成多个位线结构，任一所述位线结构贯穿所述第一区域和所述第二区域；

在所述第一区域对所述位线结构进行刻蚀，使得所述位线结构的两侧侧壁均呈台阶状；

形成多个电极结构，任意一个所述电极结构包括相互电连接的导电栓塞和接触垫，所述导电栓塞位于所述第一区域且位于相邻两个所述位线结构之间并与所述半导体衬底连接。

在本公开的一种示例性实施例中，在所述半导体衬底上形成多个位线结构包括：

在所述半导体衬底上形成多个位线引线，任一所述位线引线贯穿所述第一区域和所述第二区域；

在所述位线引线的两侧面分别形成至少一层电介质侧壁；

在所述第一区域对所述位线结构进行刻蚀包括：

在所述第一区域对所述位线引线和所述电介质侧壁进行刻蚀，使得所述电介质侧壁的顶端位于所述位线引线的顶端与所述半导体衬底之间。

在本公开的一种示例性实施例中，在所述位线引线的两侧面分别形成至少一层电介质侧壁包括：

在所述位线引线的两侧面分别形成至少两层电介质侧壁；

在所述第一区域对所述位线结构进行刻蚀包括：

在所述第一区域对所述位线引线和各层所述电介质侧壁进行刻蚀，使得相邻两层所述电介质侧壁中靠近所述位线引线的电介质侧壁的高度更大。

在本公开的一种示例性实施例中，在所述半导体衬底上形成多个位线结构包括：

在所述半导体衬底上依次沉积形成导电材料层、第一电介质材料层和第二电介质材料层，然后对所述导电材料层、所述第一电介质材料层和所述第二电介质材料层进行图案化操作以形成位线引线；

在所述位线引线的两侧面依次形成第一电介质侧壁和第二电介质侧壁；

所述半导体结构的制备方法还包括：

在各个所述位线结构之间填充牺牲电介质材料以形成牺牲电介质层；所述牺牲电介质材料与所述第二电介质材料层的材料相同；

在所述第一区域对所述位线结构进行刻蚀包括：

采用第一刻蚀条件对所述第一区域进行刻蚀，使得所述第二电介质材料层的刻蚀速率＜所述第二电介质侧壁的刻蚀速率＜所述第一电介质侧壁的刻蚀速率；

采用第二刻蚀条件对所述第一区域进行刻蚀，使得所述牺牲电介质层的刻蚀速率＞所述第二电介质侧壁的刻蚀速率＞所述第一电介质侧壁的刻蚀速率，以完全去除位于所述第一区域的所述牺牲电介质层。

在本公开的一种示例性实施例中，所述第二电介质材料层的材料和所述牺牲电介质材料均为氧化硅；所述第一电介质侧壁的材料为氮化硅；所述第二电介质侧壁的材料为氮氧化硅。

在本公开的一种示例性实施例中，形成多个电极结构包括：

在所述第一区域的相邻两个所述位线结构之间填充导电材料，以形成栓塞材料层；

形成覆盖所述栓塞材料层的接触垫材料层；

对所述栓塞材料层和所述接触垫材料层进行图案化操作，使得所述接触垫材料层被图案化为多个所述接触垫，且使得所述栓塞材料层被图案化为多个所述导电栓塞。

在本公开的一种示例性实施例中，对所述栓塞材料层和所述接触垫材料层进行图案化操作包括：

对所述栓塞材料层和所述接触垫材料层进行刻蚀以形成隔离凹槽；所述隔离凹槽贯穿所述接触垫材料层以使得接触垫材料层被图案化为多个分离的接触垫；所述隔离凹槽的底面位于所述栓塞材料层且不低于所述位线结构的侧壁的顶面。

在本公开的一种示例性实施例中，对所述栓塞材料层和所述接触垫材料层进行图案化操作包括：

对所述接触垫材料层进行图案化操作，以形成呈正六方密布的多个所述接触垫。

在本公开的一种示例性实施例中，在所述半导体衬底上形成多个位线结构包括：

在所述半导体衬底上依次沉积形成导电材料层、第一电介质材料层和第二电介质材料层，然后对所述导电材料层、所述第一电介质材料层和所述第二电介质材料层进行图案化操作以形成位线引线；所述位线引线贯穿所述第一区域和所述第二区域；其中，所述第二电介质材料层的材料为氧化硅；

在所述位线引线的两侧依次形成第一电介质侧壁和第二电介质侧壁；其中，所述第一电介质侧壁的材料为氮化硅，所述第二电介质侧壁的材料为氮氧化硅；

所述半导体结构的制备方法还包括：

在形成多个所述位线结构后，在所述位线结构之间填充牺牲电介质材料以形成牺牲电介质层；所述牺牲电介质材料与所述第二电介质材料层的材料相同；

在所述第二区域，移除所述牺牲电介质层并填充氮化硅；

在所述第一区域对所述位线结构进行刻蚀包括：

采用第一刻蚀条件对所述第一区域进行刻蚀，使得氧化硅的刻蚀速率＜氮氧化硅的刻蚀速率＜氮化硅的刻蚀速率；

采用第二刻蚀条件对所述第一区域进行刻蚀，使得所述氧化硅的刻蚀速率＞氮氧化硅的刻蚀速率＞氮化硅的刻蚀速率，以完全移除位于所述第一区域的所述牺牲电介质层。

根据本公开的第二个方面，提供一种半导体结构，包括：

半导体衬底，包括多个交替设置的第一区域和第二区域；

多个位线结构，任一所述位线结构贯穿所述第一区域和所述第二区域；在所述第一区域，所述位线结构的两侧侧壁均呈台阶状；

多个电极结构，任意一个所述电极结构包括相互电连接的导电栓塞和接触垫，所述导电栓塞位于所述第一区域且位于相邻两个所述位线结构之间并与所述半导体衬底连接。

在本公开的一种示例性实施例中，所述位线结构包括位线引线和位于所述位线引线两侧的至少一层电介质侧壁；在所述第一区域，所述电介质侧壁的顶端位于所述位线引线的顶端与所述半导体衬底之间。

在本公开的一种示例性实施例中，所述位线结构包括位线引线和位于所述位线引线两侧的至少两层电介质侧壁；在所述第一区域，相邻两层所述电介质侧壁中靠近所述位线引线的电介质侧壁的高度更大。

在本公开的一种示例性实施例中，相邻两个所述电极结构之间具有隔离凹槽，所述隔离凹槽的底面不低于所述位线结构的侧壁的顶部。

在本公开的一种示例性实施例中，各个所述接触垫呈正六方密布。

根据本公开的第三个方面，提供一种存储装置，包括上述的半导体结构。

根据本公开提供的半导体结构及其制备方法、存储装置中，电容接触孔两侧的位线结构的侧壁呈台阶状，因此可以减小位线结构对电容接触孔的挤压并提高导电栓塞与接触垫的接触面积，进而避免导电栓塞与接触垫断路，提高半导体结构的良率。

附图说明

通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。

图1是相关技术中布线层的剖切电镜图。

图2是相关技术中布线层的俯视电镜图。

图3是本公开一种实施方式的半导体结构的制备流程示意图。

图4是本公开一种实施方式的半导体衬底的俯视结构示意图。

图5是本公开一种实施方式的半导体衬底的剖视结构示意图，剖切方向为有源区的延伸方向。

图6是本公开一种实施方式的形成位线接触槽的结构示意图。

图7是本公开一种实施方式的形成导电材料层和电介质材料层的结构示意图。

图8是本公开一种实施方式的形成位线引线的结构示意图。

图9是本公开一种实施方式的形成位线引线的俯视结构示意图。

图10是本公开一种实施方式的形成电介质侧壁的结构示意图。

图11是本公开一种实施方式的形成牺牲电介质层的结构示意图。

图12是本公开一种实施方式的形成电介质挡墙的立体结构示意图。

图13是本公开一种实施方式的在第一区域对位线结构进行第一次刻蚀后的立体结构示意图。

图14是本公开一种实施方式的在第一区域对位线结构进行第二次刻蚀后的立体结构示意图。

图15是本公开一种实施方式的形成栓塞材料层的立体结构示意图。

图16是本公开一种实施方式的形成栓塞材料层的剖视结构示意图，剖切方向为平行于字线方向。

图17是本公开一种实施方式的形成栓塞材料层俯视结构示意图。

图18是本公开一种实施方式的形成接触垫材料层立体结构示意图。

图19是本公开一种实施方式的形成接触垫材料层剖视结构示意图。

图20是本公开一种实施方式的形成第二掩膜结构的剖视结构示意图。

图21是本公开一种实施方式的形成电极结构的剖视结构示意图。

图中主要元件附图标记说明如下：

100、半导体衬底；110、有源区；120、浅槽隔离结构；130、栅极电介质层；140、字线；150、电介质顶盖；200、位线结构；201、导电材料层；2011、第一导电材料层；2012、第二导电材料层；2013、第三导电材料层；202、电介质材料层；2021、第一电介质材料层；2022、第二电介质材料层；203、电介质侧壁材料层；2031、第一电介质侧壁材料层；2032、第二电介质侧壁材料层；210、位线引线；211、导电引线；2111、第一导电引线层；2112、第二导电引线层；2113、第三导电引线层；212、电介质保护层；2121、第一电介质保护层；2122、第二电介质保护层；220、电介质侧壁；221、第一电介质侧壁；222、第二电介质侧壁；230、位线接触槽；300、电极结构；310、导电栓塞；311、栓塞材料层；3111、多晶硅层；3112、金属层；320、接触垫；321、接触垫材料层；330、电容接触孔；340、第二掩膜结构；350、隔离凹槽；410、牺牲电介质层；420、电介质挡墙；430、第一掩膜结构；A、第一区域；B、第二区域。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。

在图中，为了清晰，可能夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的主要技术创意。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。

在本公开中，当描述一个结构的高度时，指的是该结构远离半导体衬底的一端与半导体衬底之间的尺寸。当描述一个结构的顶面/顶端时，指的是该结构远离半导体衬底的表面/端部。

在相关技术中，在制备布线层时，容易出现导电栓塞断路不良。图1为相关技术中一种布线层的剖视的电镜图，图2为相关技术中一种金属布线层的俯视的电镜图。根据图1和图2可以看出，导电栓塞310用于与接触垫320电连接。然而，在图1和图2中，还可以看到，接触垫320a与导电栓塞310a之间出现了断路不良。

发明人通过对该不良进行大量研究和分析，认为该不良是位线结构挤压电容接触孔，导致电容接触孔中的导电栓塞与接触垫的接触面积减小产生的。然而，随着制程尺寸的不断减小，难以通过减小位线结构的尺寸来提高动态随机存储器的良率；这是由于，减小位线结构的尺寸会导致位线结构的深宽比过大而容易倒塌。

本公开提供一种半导体结构的制备方法，参见图3，该半导体结构的制备方法包括：

步骤S110，参见图4和图5，提供半导体衬底100，半导体衬底100包括多个交替设置的第一区域A和第二区域B；

步骤S120，参见图9和图10，在半导体衬底100上形成多个位线结构200，任一位线结构200贯穿第一区域A和第二区域B；

步骤S130，参见图14，在第一区域A对位线结构200进行刻蚀，使得位线结构200的两侧侧壁均呈台阶状；

步骤S140，参见图21，形成多个电极结构300，任意一个电极结构300包括相互电连接的导电栓塞310和接触垫320，导电栓塞310位于第一区域A且位于相邻两个位线结构200之间并与半导体衬底100连接。

根据本公开提供的半导体结构的制备方法，在步骤S130中，参见图14，可以制备出用于形成导电栓塞310的电容接触孔330，该电容接触孔330位于第一区域A且位于相邻两个位线结构200之间。由于位线结构200的侧壁在第一区域A呈现出台阶状，因此电容接触孔330呈现出底部小、顶部大的特点，能够增大电容接触孔330顶部的尺寸，避免位线结构挤压电容接触孔330的顶部而导致导电栓塞310被夹断。相应的，在步骤S140中，参见图21，在形成导电栓塞310时，能够使得导电栓塞310的顶部的尺寸更大，增大导电栓塞310制备的工艺窗口并避免导电栓塞310在制备过程中被刻蚀断路，保证接触垫320能够通过导电栓塞310与半导体衬底100电连接。如此，本公开的半导体结构的制备方法，能够提高半导体结构的制备良率并增大半导体结构的工艺窗口，降低半导体结构的制备成本。

根据本公开提供的半导体结构的制备方法，参见图21，所制备的半导体结构可以包括半导体衬底100、多个位线结构200和多个电极结构300；其中，参见图4，半导体衬底100包括多个交替设置的第一区域A和第二区域B。任一位线结构200贯穿第一区域A和第二区域B；在第一区域A，位线结构200的两侧侧壁均呈台阶状；多个电极结构300，任意一个电极结构300包括相互电连接的导电栓塞310和接触垫320，导电栓塞310位于第一区域A且位于相邻两个位线结构200之间并与半导体衬底100连接。该半导体结构可以采用上述的半导体结构的制备方法进行制备，因此具有相同或者类似的技术效果，本公开在此不再赘述。

下面，结合附图对本公开提供的半导体结构的制备方法的原理、细节和效果做进一步地解释和说明。

在步骤S110中，可以提供一半导体衬底100，参见图4和图5，该半导体衬底100填埋有凹陷晶体管和字线140，其中，字线140可以与凹陷晶体管的栅极连接或者局部复用为凹陷晶体管的栅极。

其中，半导体衬底100的材料可以选自Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底100还可以进行掺杂，例如可以局部进行轻掺杂以形成凹陷晶体管的沟道，局部进行重掺杂以使得凹陷晶体管的源极和漏极能够与位线结构200和电极结构300电连接。

半导体衬底100设置有隔离浅沟槽以使得半导体衬底100形成有多个独立的有源区110；隔离浅槽内可以填充有电介质以形成浅槽隔离结构120，例如可以填充有氧化硅等电介质。参见图4，各个有源区110排列成多个沿第一方向C延伸且相互平行的有源区列，任意一个有源区列沿可以包括多个有源区110且有源区110的延伸方向为第一方向C。

半导体衬底100还设置有沿第二方向D的字线沟槽，第二方向D与第一方向C的夹角小于90°。其中，字线沟槽沿第二方向D依次贯穿浅槽隔离结构120和有源区110，并在有源区110暴露半导体衬底100。在一些实施方式中，还可以对字线沟槽所暴露的半导体衬底100表面的掺杂剂量进行调节，例如通过离子注入等方法增大字线沟槽底部的掺杂剂量或者注入类型相反的离子等，进而调节凹陷晶体管的阈值电压。在字线沟槽内，可以具有覆盖字线沟槽的侧壁的栅极电介质层130，以及在栅极电介质层130内侧的字线140。栅极电介质层130在有源区110可以作为凹陷晶体管的栅极绝缘层，且字线140可以局部复用为凹陷晶体管的栅极。可以理解的是，该栅极电介质层130可以为一层绝缘材料，也可以为多层绝缘材料的复合，还可以在多层绝缘材料中包覆气隙，本公开对此不做限定。在有源区110，与字线140对应的半导体衬底100部分可以为凹陷晶体管的沟道，半导体衬底100与沟道连接的部分可以作为凹陷晶体管的源极和漏极。字线140沟槽内还可以填充有绝缘材料以形成电介质顶盖150；该电介质顶盖150覆盖字线140，使得字线140填满于半导体衬底100中。可选地，半导体衬底100表面还可以设置有绝缘材料以形成保护层，保护层覆盖半导体衬底100并保护有源区110。在本公开的一种实施方式中，该保护层的材料可以为氮化硅。

可选地，半导体衬底100的表面还可以进行重掺杂，以保证凹陷晶体管的源极和漏极具有良好的导电性，进而保证位线结构200和导电栓塞310能够与凹陷晶体管的源极和漏极电连接。

在本公开的一种实施方式中，沿第二方向D，每三列有源区列为一个周期进行周期性排布；沿与第二方向D垂直且在半导体衬底100内的平面内的第三方向E，有源区列周期性排布。换言之，在同一有源区列中，有源区110的长度与同一有源区列中相邻两个有源区110的间距的和为设定尺寸；在相邻两个有源区列中，将一个有源区列的图案沿第二方向D平移至相邻的有源区列后，该平移后的有源区列的图案可以沿第一方向C中的一个具体方向平移1/3个设定尺寸，而与该相邻的有源区列的有源区110图案重合。在相邻两个有源区列中，将一个有源区列的图案沿第三方向E平移至相邻的有源区列后，该平移后的有源区列的图案与该相邻的有源区列的有源区110图案重合。

可选的，任意一个有源区110穿过有两个字线沟槽，使得两根字线140穿过有源区110。如此，从俯视角度，有源区110被两个字线140分割第一接触区和第二接触区；其中，第二接触区位于贯穿该有源区110的两根字线140之间，第一接触区数量为两个且分别位于第二接触区的两侧。

在所提供的半导体衬底100中，可以包括多个交替设置的第一区域A和第二区域B，其中，第一区域A和第二区域B的延伸方向均为第二方向D。换言之，第一区域A和第二区域B的延伸方向均与字线140的延伸方向一致。其中，第一区域A可以包括有任意一个有源区110的至少部分区域，且第二区域B可以包括任意一个有源区110的至少部分区域。在本公开提供的半导体衬底100中，第二区域B用于形成隔离各个第二区域B的电介质挡墙420，第一区域A用于形成被位线结构200和电介质挡墙420所隔离出的电容接触孔330，这些电容接触孔330用于在步骤S140中填充导电材料并被图案化为导电栓塞310。

可选地，第二区域B与字线140一一对应设置，且任意一个字线140在对应的第二区域B内；第一区域A位于相邻两个字线140之间。

可选地，可以通过如下方法制备半导体衬底100：

步骤S210，提供一种半导体衬底，半导体衬底100可以为P型轻掺杂的单晶硅衬底或者P型轻掺杂的单晶硅衬底。

步骤S220，在半导体衬底100上形成隔离浅沟槽，以将半导体衬底100的表面隔离出多个独立的有源区110。任意一个有源区110沿第一方向C延伸。

步骤S230，在隔离浅沟槽内填充电介质以形成浅槽隔离结构120，该电介质可以为氧化硅。

步骤S240，在半导体衬底100上刻蚀形成沿第二方向D延伸的字线沟槽，字线沟槽依次贯穿浅槽隔离结构120和有源区110。

步骤S250，形成覆盖字线沟槽的侧壁的栅极电介质层130，并在栅极电介质层130内侧填充导电结构以形成字线140。

步骤S260，在字线沟槽内填充电介质，以形成覆盖字线140的电介质顶盖150。

如此，在有源区110，字线140可以局部复用为凹陷晶体管的栅极，栅极电介质层130可以局部复用为凹陷晶体管的栅极绝缘层，与字线140相邻的半导体衬底100部分可以作为凹陷晶体管的沟道。凹陷晶体管和字线140填埋于半导体衬底100中。

在步骤S120中，在半导体衬底100上形成多个位线结构200，任一位线结构200贯穿第一区域A和第二区域B。可选地，位线结构200为直线并依次贯穿各个第一区域A和第二区域B。更进一步地，位线结构200沿第三方向E延伸，第三方向E垂直于第二方向D。

可选地，可以通过如下步骤S310～步骤S330形成位线结构200。

步骤S310，参见图6，在半导体衬底100上刻蚀出位线接触槽230，位线接触槽230依次贯穿各个第一区域A和第二区域B；其中，位线接触槽230穿过各个有源区110。进一步地，位线接触槽230在有源区110暴露凹陷晶体管的源极或者漏极，以便位线结构200与凹陷晶体管的源极或者漏极连接。

步骤S320，参见图7，可以在半导体衬底100上依次沉积导电材料以形成导电材料层201、沉积电介质材料以形成电介质材料层202；参见图8，对导电材料层201和电介质材料层202进行图案化操作以形成位线引线210；其中，位线引线210在半导体衬底100上的正投影位于位线接触槽230内，位线引线210凸出于位线接触槽230。

步骤S330，参见图10，在位线引线210的两侧面分别形成至少一层电介质侧壁220。如此，本公开的位线结构200包括位线引线210和位线引两侧面的电介质侧壁220。

可选地，在步骤S310中，可以通过光刻工艺，刻蚀去除部分有源区110及部分浅槽隔离结构120以形成位线接触槽230。

在本公开的一种实施方式中，在步骤S310中，位线接触槽230穿过有源区110的第二接触区。相应的，参见图9，位线引线210穿过有源区110的第二接触区。

在步骤S320中，导电材料层201可以包括一层或者多层导电材料，这些导电材料可以选自多晶硅、金属、合金、导电金属氧化物、导电金属氮化物、导电金属硅化物或者其他导电材料。可以通过沉积的方法形成导电材料层201，例如通过化学气相沉积、物理气相沉积、原子层气相沉积等方法形成导电材料层201，导电材料层201形成于半导体衬底100的表面以覆盖位线接触槽230。

示例性地，在本公开的一种实施方式中，导电材料层201包括依次层叠于半导体衬底100上的第一导电材料层2011、第二导电材料层2012和第三导电材料层2013。其中，第一导电材料层2011的材料可以为多晶硅材料，尤其是可以为掺杂的多晶硅材料。第二导电材料层2012的材料可以为导电金属氮化物、导电金属硅化物，例如可以为氮化钛或者硅化钨。第三导电材料层2013的材料可以为金属材料，例如可以为钨。

在步骤S320中，电介质材料层202可以包括一层或者多层电介质材料，这些电介质材料可以选自氧化硅、氮化硅、氮氧化硅或者其他无机绝缘材料。在本公开的一种实施方式中，电介质材料层202包括依次层叠于导电材料层201上的第一电介质材料层2021和第二电介质材料层2022，其中，第一电介质材料层2021和第二电介质材料层2022的材料不同。

在本公开的一种实施方式中，第一电介质材料层2021的材料为氮化硅。

在本公开的一种实施方式中，第二电介质材料层2022的材料为氧化硅。

在步骤S320中，可以通过光刻工艺对导电材料层201和电介质材料层202进行图案化操作，以使得导电材料层201被图案化为导电引线211且使得电介质材料层202被图案化为位于导电引线211上的电介质保护层212。如此，该位线引线210包括导电引线211和位于导电引线211上的电介质保护层212。

在本公开的一种实施方式中，导电引线211包括由第一导电材料层2011图案化而形成的第一导电引线层2111、由第二导电材料层2012图案化而形成的第二导电引线层2112和由第三导电材料层2013图案化而形成的第三导电引线层2113；电介质保护层212包括由第一电介质材料层2021图案化而形成的第一电介质保护层2121和由第二电介质材料层2022图案化而形成的第二电介质保护层2122。

可选地，在步骤S330中，可以形成覆盖导电引线211的表面和半导体衬底100表面的电介质侧壁材料层203。该电介质侧壁材料层203可以包括覆盖半导体衬底100表面的第一部分、覆盖位线引线210侧面的电介质侧壁220部分和覆盖位线引线210顶面的第二部分。其中，第一部分和第二部分既可以通过光刻工艺去除，也可以在步骤S330中保留并在后续工序中去除。

优选地，步骤S330中，不对电介质侧壁材料层203进行图案化操作，即在步骤S330中保留电介质侧壁材料层203的第一部分和第二部分。

在步骤S330中，由于位线结构200包括至少一层电介质侧壁220，因此在步骤S130中，可以在第一区域A对位线引线210和电介质侧壁220进行刻蚀，使得电介质侧壁220的顶端位于位线引线210的顶端与半导体衬底100之间。换言之，在步骤S330中，通过在第一区域A对位线引线210和电介质侧壁220进行刻蚀，可以使得位于第一区域A中的相邻两个位线结构200之间的电容接触孔330呈现下端小、顶端大的形状。

在步骤S330中，可以形成一层电介质侧壁220，也可以形成多层电介质侧壁220。当形成多层电介质侧壁220时，可以使得不同电介质侧壁220的材料不相同；如此，在步骤S140中，可以利用不同材料的刻蚀速率的差异使得位线结构200的两侧侧壁呈台阶状。

优选地，在步骤S330中，在位线引线210的两侧面分别形成至少两层电介质侧壁220。如此，在步骤S130中，在第一区域A对位线引线210和各层电介质侧壁220进行刻蚀，使得相邻两层电介质侧壁220中靠近位线引线210的电介质侧壁220的高度更大。如此，可以使得位于第一区域A中的相邻两个位线结构200之间的电容接触孔330呈现出从下向上梯度增大的形状，进一步减小位线结构对电容接触孔330的挤压。

在本公开的一种实施方式中，参见图10，可以依次形成第一电介质侧壁221和第二电介质侧壁222，其中，第一电介质侧壁221位于第二电介质侧壁222和位线引线210之间。如此，位线结构200包括位线引线210，以及位于位线引线210侧面的第一电介质侧壁221和第二电介质侧壁222。可选地，第一电介质侧壁221的材料为氮化硅。可选地，第二电介质侧壁222的材料为氮氧化硅。

示例性地，可以形成覆盖导电引线211的表面和半导体衬底100表面的第一电介质侧壁材料层2031，并在第一电介质侧壁材料层2031的表面形成第二电介质侧壁材料层2032。如此，位线结构200包括位于位线引线210侧面的第一电介质侧壁221和第二电介质侧壁222；位线结构200的顶面依次设置有第一电介质侧壁材料层2031的第二部分和第二电介质侧壁材料层2032的第二部分。

可选地，本公开提供的半导体结构的制备方法还可以包括如下步骤：在步骤S130之前，参见图11，在各个位线结构200之间填充牺牲电介质材料，以形成牺牲电介质层410。

可选地，牺牲电介质材料可以为氧化硅。

可选地，可以通过沉积的方法形成在各个位线结构200之间填充牺牲电介质材料。进一步地，牺牲电介质材料可以填充满位线结构200之间的间隙，然后通过CMP(化学机械抛光)工艺对沉积的牺牲电介质材料进行平坦化，以形成填充满了位线结构200之间的间隙的牺牲电介质层410。

根据本公开提供的半导体结构的制备方法，在形成牺牲电介质层410后，可以在第一区域A制备用于容置导电栓塞310的电容接触孔330，以及在第二区域B制备电介质挡墙420。在一些实施方式中，可以先形成电容接触孔330或者先形成导电栓塞310，然后再形成电介质挡墙420。在另外一些实施方式中，可以先形成电介质挡墙420，然后再形成电容接触孔330和导电栓塞310。

下面，以先形成电介质挡墙420为例，对形成电介质挡墙420的方法进行介绍。

在该示例中，可以按照步骤S410～步骤S440的方法形成电介质挡墙420：

步骤S410，在牺牲电介质层410远离半导体衬底100的一侧形成第一掩膜结构430，该第一掩膜结构430可以覆盖第一区域A并在第二区域B暴露牺牲电介质层410。在一些实施方式中，该掩膜结构在第二区域B还可以暴露位线结构200。

步骤S420，对第二区域B进行刻蚀，以便去除暴露的牺牲电介质材料；如此，在第二区域B形成有电介质沟槽。

步骤S430，去除第一掩膜结构430。

步骤S440，参见图12，在电介质沟槽内填充电介质材料，以形成电介质挡墙420。

在步骤S410中，第一掩膜结构430可以包括一层掩膜层，也可以包括多层掩膜层，以能够有效暴露第一区域A并保护第二区域B为准。

在步骤S420中，可以以第一掩膜结构430为掩膜，对第二区域B进行刻蚀，以去除暴露的牺牲电介质材料。

进一步地，在第二区域B，在刻蚀去除牺牲电介质材料时，位线结构200也可能被部分刻蚀，例如位线结构200中的电介质侧壁220、电介质保护层212等可能会发生部分刻蚀。不仅如此，如果位线结构200的顶面设置有电介质侧壁材料层203的第二部分，该电介质侧壁材料层203的第二部分也可以被刻蚀。

举例而言，在本公开的一种实施方式中，在第二区域B，在形成电介质沟槽之前，位线结构200包括位线引线210和位于位线引线210侧面的第一电介质侧壁221和第二电介质侧壁222，位线结构200包括依次层叠的第一导电引线层2111、第二导电引线层2112、第三导电引线层2113、第一电介质保护层2121和第二电介质保护层2122。在位线结构200的顶面上还依次设置有第一电介质侧壁材料层2031的第二部分和第二电介质侧壁材料层2032的第二部分。在对第二区域B进行刻蚀以形成电介质沟槽之后，在第二区域B，第一电介质侧壁材料层2031的第二部分和第二电介质侧壁材料层2032的第二部分被去除，第二电介质保护层2122被去除，第一电介质保护层2121被部分去除，第一电介质侧壁221和第二电介质侧壁222的上部均被部分去除。

在步骤S440中，可以通过沉积的方法在电介质沟槽内填充电介质材料，填充于电介质沟槽内的电介质材料与第二区域B的位线结构200相互嵌合，进而使得相邻两个第一区域A之间通过电介质挡墙420隔离。

可选地，填充于电介质沟槽内的电介质材料，可以为氮化硅，以提高电介质挡墙420的隔离性能，并减小相邻两个导电栓塞310之间的寄生电容。

可选地，在电介质沟槽内填充电介质材料后，还可以通过CMP工艺去除多余的电介质材料。优选地，在该CMP工艺中，还可以对整个衬底进行减薄，以便在第一区域A暴露牺牲电介质层410，以及暴露位线引线210。

可以理解的是，上述示例仅仅为形成电介质挡墙420的一种方法示例；在本公开的实施方式中，还可以采用其他方法形成电介质挡墙420，本公开对此不做详述。

在步骤S130中，在第一区域A对位线结构200进行刻蚀，使得位线结构200的两侧侧壁均呈台阶状。可选地，位线结构200包括位线引线210，以及位于位线引线210侧面电介质侧壁220；在第一区域A对位线引线210和电介质侧壁220进行刻蚀；在刻蚀后，使得电介质侧壁220的顶端位于位线引线210的顶面与半导体衬底100之间。

可选地，可以根据位线引线210和电介质侧壁220的材料，选择不同的刻蚀条件进行选择性刻蚀，进而使得位线引线210的高度与电介质侧壁220的高度不同。

示例性地，在本公开的一种实施方式中，在步骤S130之前，在第一区域A，位线结构200包括位线引线210以及位于位线引线210侧面的第一电介质侧壁221和第二电介质侧壁222。位线引线210包括层叠的导电引线211和第一电介质保护层2121和第二电介质保护层2122。在第一区域A中，相邻两个位线结构200之间填充有牺牲电介质材料，即已经形成有牺牲电介质层410；牺牲电介质材料与第二电介质保护层2122的材料相同，即与第二电介质材料层2022的材料相同。在第一区域A，可以暴露牺牲电介质层410和第二电介质保护层2122，即在步骤S130之前可以通过刻蚀、CMP或者其他方法暴露第一区域A的牺牲电介质层410和第二电介质保护层2122。

在步骤S130中，可以采用如下两次选择性刻蚀对第一区域A进行刻蚀：

第一次刻蚀：先采用第一刻蚀条件对第一区域A进行刻蚀，使得第二电介质材料层2022的刻蚀速率＜第二电介质侧壁222的刻蚀速率＜第一电介质侧壁221的刻蚀速率；

第二次刻蚀：采用第二刻蚀条件对第一区域A进行刻蚀，使得牺牲电介质层410的刻蚀速率＞第二电介质侧壁222的刻蚀速率＞第一电介质侧壁221的刻蚀速率，以完全去除位于第一区域A的牺牲电介质层410。

在第一次刻蚀中，参见图13，由于第一刻蚀条件对第二电介质材料层2022的刻蚀速率最低，因此第二电介质保护层2122可以保护第一电介质保护层2121，避免第一电介质保护层2121在第一次刻蚀中被刻蚀；相应的，位于第一区域A中的牺牲电介质层410也因刻蚀速率慢而被保留。第二电介质侧壁222的刻蚀速率小于第一电介质侧壁221的刻蚀速率，使得第二电介质侧壁222的顶部高于第一电介质侧壁221。

在第一次刻蚀中，可以通过控制刻蚀时间进而调整各个结构的刻蚀深度。优选地，在第一次刻蚀后，可以使得第一电介质侧壁221顶面的高度低于第二电介质保护层2122的顶面的高度，进而保证在第二次刻蚀后第一电介质侧壁221顶面的高度低于第二电介质保护层2122的顶面的高度。

在第二次刻蚀中，参见图14，由于第二刻蚀条件对第二电介质材料层2022的刻蚀速率最大，因此第二电介质保护层2122可以被完全去除。相应的，位于第一区域A中的牺牲电介质层410也因刻蚀速率大而被完全去除。第二电介质侧壁222的刻蚀速率大于第一电介质侧壁221的刻蚀速率，使得第二电介质侧壁222的顶部低于第一电介质侧壁221。由于第二电介质保护层2122在开始阶段的保护，可以保证第一电介质侧壁221的顶面高度低于第一电介质保护层2121的高度。

优选地，第二电介质材料层2022的材料和牺牲电介质材料均为氧化硅；第一电介质侧壁221的材料为氮化硅；第二电介质侧壁222的材料为氮氧化硅。电介质材料中氧的含量越大，则该电介质材料在第一刻蚀条件下的刻蚀速率越小，在第二刻蚀条件下的刻蚀速率越大；电介质材料中氧的含量越小，则该电介质材料在第一刻蚀条件下的刻蚀速率越大，在第二刻蚀条件下的刻蚀速率越小。

可选地，在步骤S130中，在对第一区域A进行刻蚀时，可以无需对第二区域B进行保护。换言之，即便步骤S130的刻蚀过程减薄了第二区域B的电介质，也不会导致第二区域B的性能改变。示例性地，第二区域B形成有电介质挡墙420，在步骤S130中可以同时对第一区域A和第二区域B进行刻蚀，使得第二区域B中的电介质挡墙420的高度降低。

可选地，在步骤S130中，在对第一区域A进行刻蚀时，在去除牺牲电介质层410后，还可以继续刻蚀，以便去除电介质侧壁材料层203的第一部分，暴露半导体衬底100，尤其是暴露有源区110的源极或者漏极。

作为一种具体示例，可以按照如下方法实现步骤S120和步骤S130：

在步骤S120中，在半导体衬底100上依次沉积形成导电材料层201、第一电介质材料层2021和第二电介质材料层2022，然后对导电材料层201、第一电介质材料层2021和第二电介质材料层2022进行图案化操作以形成位线引线210；位线引线210贯穿第一区域A和第二区域B；其中，第二电介质材料层2022的材料为氧化硅；

在位线引线210的两侧依次形成第一电介质侧壁221和第二电介质侧壁222；其中，第一电介质侧壁221的材料为氮化硅，第二电介质侧壁222的材料为氮氧化硅；

在步骤S130之前，半导体结构的制备方法还包括：

在形成多个位线结构200后，在位线结构200之间填充牺牲电介质材料以形成牺牲电介质层410；牺牲电介质材料与第二电介质材料层2022的材料相同；

在第二区域B，移除牺牲电介质层410并填充氮化硅；

在步骤S130中：

采用第一刻蚀条件对第一区域A进行刻蚀，使得氧化硅的刻蚀速率＜氮氧化硅的刻蚀速率＜氮化硅的刻蚀速率；

采用第二刻蚀条件对第一区域A进行刻蚀，使得氧化硅的刻蚀速率＞氮氧化硅的刻蚀速率＞氮化硅的刻蚀速率，以完全移除位于第一区域A的牺牲电介质层410。

在步骤S140中，可以形成多个电极结构300，任意一个电极结构300包括相互电连接的导电栓塞310和接触垫320，导电栓塞310位于第二区域B且位于相邻两个位线结构200之间并与半导体衬底100连接。

可选地，可以通过步骤S510～步骤S530所示的方法形成电极结构300。

步骤S510，参见图15～图17，在第一区域A的相邻两个位线结构200之间填充导电材料，以形成栓塞材料层311；

步骤S520，参见图18和图19，形成覆盖栓塞材料层311的接触垫材料层321；

步骤S530，参见图21，对栓塞材料层311和接触垫材料层321进行图案化操作，使得接触垫材料层321被图案化为多个接触垫320，且使得栓塞材料层311被图案化为多个导电栓塞310。

在步骤S510中，可以依次向第一区域A的相邻两个位线结构200之间依次填充多晶硅和金属材料，金属材料可以为钨。然后，可以通过CMP工艺进行平坦化，获得栓塞材料层311；该栓塞材料层311包括层叠的多晶硅层3111和金属层3112，且填充于位线结构200和电介质挡墙420所界定出的电容接触孔330中。

优选地，参见图14和15，在步骤S510之前，在第一区域A形成电介质挡墙420。在步骤S510中，在CMP工艺中，可以使得整个衬底的表面齐平，尤其是使得电介质挡墙420和第二区域B齐平。如此，可以为接触垫材料层321提供平坦化表面。

在步骤S520中，可以在整个衬底上沉积金属材料，以形成覆盖栓塞材料层311的接触垫材料层321。可选地，接触垫材料层321的材料可以与栓塞材料层311顶部的材料相同，例如可以都为钨。

可以理解的是，在步骤S520中，接触垫材料层321的材料还可以覆盖已经形成了电介质挡墙420的第二区域B。

在步骤S530中，参见图21，可以对栓塞材料层311和接触垫材料层321进行刻蚀以形成隔离凹槽350；隔离凹槽350贯穿接触垫材料层321以使得接触垫材料层321被图案化为多个分离的接触垫320；隔离凹槽350的底面位于栓塞材料层311且不低于位线结构200的侧壁的顶面。

在该实施方式中，栓塞材料层311在位线结构200的侧壁的顶面以上的部分具有最大的尺寸；在该部分进行刻蚀以形成隔离凹槽350时，更不容易在使得该部分被完全刻蚀而导致接触垫320无法与有源区110电连接。相对于现有技术，本公开增大了栓塞材料层311上端的尺寸并仅对该增大了的上端部分进行刻蚀，避免刻蚀过程中导致栓塞材料层311刻蚀断路而导致接触垫320与有源区110断路，能够提高半导体结构的良率。

在一些实施方式中，参见图20，可以在接触垫材料层321远离背板的一侧形成第二掩膜结构340，第二掩膜结构340覆盖待形成接触垫320的区域并暴露其他区域，然后进行刻蚀以形成接触垫320，并继续刻蚀以对栓塞材料层311进行刻蚀，形成隔离各个接触垫320的隔离凹槽350。

在本公开的一种实施方式中，在对接触垫材料层321进行图案化操作时，可以使得接触垫320呈具有倒角的菱形。当然的，在其他实施方式中，也可以使得接触垫320具有其他形状，例如使得接触垫320呈圆形。

在本公开的一种实施方式中，在步骤S530中，可以对接触垫材料层321进行图案化操作，以形成呈正六方密布的多个接触垫320。换言之，彼此相邻的三个接触垫320的中心的连线可以为等边三角形；在非边缘位置，一个接触垫320与六个接触垫320相邻，且与该接触垫320相邻的六个接触垫320的中心的连线呈正六边形。

需要说明的是，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等，均应视为本公开的一部分。

本公开还提供一种半导体结构，参见图21，该半导体结构包括半导体衬底100、多个位线结构200和多个电极结构300。其中，参见图4，半导体衬底100包括多个交替设置的第一区域A和第二区域B；参见图14和图9，任一位线结构200贯穿第一区域A和第二区域B；在第一区域A，位线结构200的两侧侧壁均呈台阶状；参见图21，任意一个电极结构300包括相互电连接的导电栓塞310和接触垫320，导电栓塞310位于第二区域B且位于相邻两个位线结构200之间并与半导体衬底100连接。

本公开提供的半导体结构可以通过上述半导体结构的制备方法实施方式进行制备，因此具有相同或者类似的技术特征，例如具有更高的制备良率等，本公开对此不再赘述。本公开提供的半导体结构的其他细节和特征，已经记载于上述半导体结构的制备方法实施方式中，或者可以根据上述半导体结构的制备方法实施方式所记载的内容而可以合理的推导出来，本公开在此不再赘述。

示例性地，在本公开的一种实施方式中，参见图14，位线结构200包括位线引线210和位于位线引线210两侧的至少一层电介质侧壁220；在第一区域A，电介质侧壁220的顶端位于位线引线210的顶端与半导体衬底100之间。

示例性地，在本公开的一种实施方式中，参见图14，位线结构200包括位线引线210和位于位线引线210两侧的至少两层电介质侧壁220；在第一区域A，相邻两层电介质侧壁220中靠近位线引线210的电介质侧壁220的高度更大。

示例性地，在本公开的一种实施方式中，参见图21，相邻两个电极结构300之间具有隔离凹槽350，隔离凹槽350的底面不低于位线结构200的侧壁的顶部。

示例性地，在本公开的一种实施方式中，各个接触垫320呈正六方密布。

本公开实施方式还提供一种存储装置，该存储装置包括上述半导体结构实施方式所描述的任意一种存储装置。该存储装置可以为DRAM(动态随机存取存储器)或者其他类型的存储装置。由于该存储装置具有上述半导体结构实施方式所描述的任意一种半导体结构，因此具有相同的有益效果，本公开在此不再赘述。

应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底包括多个交替设置的第一区域和第二区域；

在所述半导体衬底上形成多个位线结构，任一所述位线结构贯穿所述第一区域和所述第二区域；

在所述第一区域对所述位线结构进行刻蚀，使得所述位线结构的两侧侧壁均呈台阶状；

形成多个电极结构，任意一个所述电极结构包括相互电连接的导电栓塞和接触垫，所述导电栓塞位于所述第一区域且位于相邻两个所述位线结构之间并与所述半导体衬底连接。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述半导体衬底上形成多个位线结构包括：

在所述半导体衬底上形成多个位线引线，任一所述位线引线贯穿所述第一区域和所述第二区域；

在所述位线引线的两侧面分别形成至少一层电介质侧壁；

在所述第一区域对所述位线结构进行刻蚀包括：

在所述第一区域对所述位线引线和所述电介质侧壁进行刻蚀，使得所述电介质侧壁的顶端位于所述位线引线的顶端与所述半导体衬底之间。

3.根据权利要求2所述的半导体结构的制备方法，其特征在于，在所述位线引线的两侧面分别形成至少一层电介质侧壁包括：

在所述位线引线的两侧面分别形成至少两层电介质侧壁；

在所述第一区域对所述位线结构进行刻蚀包括：

在所述第一区域对所述位线引线和各层所述电介质侧壁进行刻蚀，使得相邻两层所述电介质侧壁中靠近所述位线引线的电介质侧壁的高度更大。

4.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述半导体衬底上形成多个位线结构包括：

在所述半导体衬底上依次沉积形成导电材料层、第一电介质材料层和第二电介质材料层，然后对所述导电材料层、所述第一电介质材料层和所述第二电介质材料层进行图案化操作以形成位线引线；

在所述位线引线的两侧面依次形成第一电介质侧壁和第二电介质侧壁；

所述半导体结构的制备方法还包括：

在各个所述位线结构之间填充牺牲电介质材料以形成牺牲电介质层；所述牺牲电介质材料与所述第二电介质材料层的材料相同；

在所述第一区域对所述位线结构进行刻蚀包括：

采用第一刻蚀条件对所述第一区域进行刻蚀，使得所述第二电介质材料层的刻蚀速率＜所述第二电介质侧壁的刻蚀速率＜所述第一电介质侧壁的刻蚀速率；

采用第二刻蚀条件对所述第一区域进行刻蚀，使得所述牺牲电介质层的刻蚀速率＞所述第二电介质侧壁的刻蚀速率＞所述第一电介质侧壁的刻蚀速率，以完全去除位于所述第一区域的所述牺牲电介质层。

5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述第二电介质材料层的材料和所述牺牲电介质材料均为氧化硅；所述第一电介质侧壁的材料为氮化硅；所述第二电介质侧壁的材料为氮氧化硅。

6.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成多个电极结构包括：

在所述第一区域的相邻两个所述位线结构之间填充导电材料，以形成栓塞材料层；

形成覆盖所述栓塞材料层的接触垫材料层；

对所述栓塞材料层和所述接触垫材料层进行图案化操作，使得所述接触垫材料层被图案化为多个所述接触垫，且使得所述栓塞材料层被图案化为多个所述导电栓塞。

7.根据权利要求6所述的半导体结构的制备方法，其特征在于，对所述栓塞材料层和所述接触垫材料层进行图案化操作包括：

对所述栓塞材料层和所述接触垫材料层进行刻蚀以形成隔离凹槽；所述隔离凹槽贯穿所述接触垫材料层以使得接触垫材料层被图案化为多个分离的接触垫；所述隔离凹槽的底面位于所述栓塞材料层且不低于所述位线结构的侧壁的顶面。

8.根据权利要求1所述的半导体结构的制备方法，其特征在于，对所述栓塞材料层和所述接触垫材料层进行图案化操作包括：

对所述接触垫材料层进行图案化操作，以形成呈正六方密布的多个所述接触垫。

9.根据权利要求1所述的半导体结构的制备方法，其特征在于，

在所述半导体衬底上形成多个位线结构包括：

在所述半导体衬底上依次沉积形成导电材料层、第一电介质材料层和第二电介质材料层，然后对所述导电材料层、所述第一电介质材料层和所述第二电介质材料层进行图案化操作以形成位线引线；所述位线引线贯穿所述第一区域和所述第二区域；其中，所述第二电介质材料层的材料为氧化硅；

在所述位线引线的两侧依次形成第一电介质侧壁和第二电介质侧壁；其中，所述第一电介质侧壁的材料为氮化硅，所述第二电介质侧壁的材料为氮氧化硅；

所述半导体结构的制备方法还包括：

在形成多个所述位线结构后，在所述位线结构之间填充牺牲电介质材料以形成牺牲电介质层；所述牺牲电介质材料与所述第二电介质材料层的材料相同；

在所述第二区域，移除所述牺牲电介质层并填充氮化硅；

在所述第一区域对所述位线结构进行刻蚀包括：

采用第一刻蚀条件对所述第一区域进行刻蚀，使得氧化硅的刻蚀速率＜氮氧化硅的刻蚀速率＜氮化硅的刻蚀速率；

采用第二刻蚀条件对所述第一区域进行刻蚀，使得所述氧化硅的刻蚀速率＞氮氧化硅的刻蚀速率＞氮化硅的刻蚀速率，以完全移除位于所述第一区域的所述牺牲电介质层。

10.一种半导体结构，其特征在于，包括：

半导体衬底，包括多个交替设置的第一区域和第二区域；

多个位线结构，任一所述位线结构贯穿所述第一区域和所述第二区域；在所述第一区域，所述位线结构的两侧侧壁均呈台阶状；

多个电极结构，任意一个所述电极结构包括相互电连接的导电栓塞和接触垫，所述导电栓塞位于所述第一区域且位于相邻两个所述位线结构之间并与所述半导体衬底连接。

11.根据权利要求10所述的半导体结构，其特征在于，所述位线结构包括位线引线和位于所述位线引线两侧的至少一层电介质侧壁；在所述第一区域，所述电介质侧壁的顶端位于所述位线引线的顶端与所述半导体衬底之间。

12.根据权利要求11所述的半导体结构，其特征在于，所述位线结构包括位线引线和位于所述位线引线两侧的至少两层电介质侧壁；在所述第一区域，相邻两层所述电介质侧壁中靠近所述位线引线的电介质侧壁的高度更大。

13.根据权利要求10所述的半导体结构，其特征在于，相邻两个所述电极结构之间具有隔离凹槽，所述隔离凹槽的底面不低于所述位线结构的侧壁的顶部。

14.根据权利要求10所述的半导体结构，其特征在于，各个所述接触垫呈正六方密布。

15.一种存储装置，其特征在于，包括权利要求10～14任意一项所述的半导体结构。

Images