KR101505693B1 - 지르코늄 치환된 티탄산바륨 게이트 유전체 - Google Patents

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    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
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Abstract

원자층 퇴적(ALD; atomic layer deposition)을 이용하여 바륨 티타늄 산화물(BaTiO3)의 지르코늄 치환된 층을 형성하는 것에 의해, 비휘발성 랜덤 액세스 메모리(NVRAM) 내의 유전체, 다층 세라믹 커패시터(MLCC; multi layer ceramic capacitor)용의 튜닝 가능한 유전체, 적외선 센서 및 전기 광학 변조기 등의 각종의 전자 장치에서 사용하기 위한 신뢰할 만한 구조가 생성된다. 그 구조는 전구체 화학물들을 이용하여 기판 표면 상에 ALD에 의해 티탄산바륨 및 지르콘산바륨의 교대 층들을 퇴적하고, 원하는 두께 및 조성의 순차적으로 퇴적된 상호배치된 구조를 형성하도록 반복함으로써 형성된다. 그러한 층은 MOSFET의 게이트 절연체로서, 또는 커패시터 유전체로서 사용될 수 있다. 그 유전체의 특성들은 유전 상수, 퀴리점, 막 분극, 강유전성 특성 및 원하는 릴렉서 응답 등의 특성들을 최적화하도록 지르코늄 대 티타늄의 백분율을 조절함으로써 튜닝될 수 있다.
반도체 장치, 게이트 유전체, 원자층 퇴적(ALD)

Description

지르코늄 치환된 티탄산바륨 게이트 유전체{ZIRCONIUM SUBSTITUTED BARIUM TITANATE GATE DIELECTRICS}
<우선권 주장>
본원에서는 2006년 8월 3일에 출원된 미국 특허 출원 일련 번호 11/498,559의 우선권을 주장하며, 상기 출원은 본원에 참고로 통합된다.
<기술 분야>
본원은 일반적으로 반도체 디바이스 및 디바이스 제조에 관한 것으로, 특히 유전체 층, 그 제조 방법, 및 강유전성 특성에 관한 것이다.
반도체 장치 업계에서는 트랜지스터와 같은 디바이스의 사이즈를 줄이려는 지속적인 시장 주도의 요구가 있다. 트랜지스터가 작을수록 동작 속도 및 클록 레이트가 향상되고, 스탠바이 모드와 동작 모드의 양쪽 모두에서 전력 요건이 감소된다. 트랜지스터 사이즈를 줄이기 위하여, 이산화실리콘(SiO2) 게이트 유전체의 두께는 게이트 길이의 축소에 비례하여 감소된다. 예를 들면, 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)는 100 nm 미만의 게이트 길이에 대하여 1.5 nm 두께의 SiO2 게이트 유전체를 이용할 수 있다. 그러한 물리적으로 얇은 게이트 유전체 는 차세대의 소형 MOSFET에서 게이트 누출(gate leakage) 및 파괴(breakdown) 문제를 일으킬 수도 있다. 소형이고, 전력 소비가 적고, 보다 신뢰성이 높은 집적 회로(IC)는 프로세서, 휴대폰, 및 다이내믹 랜덤 액세스 메모리(DRAM) 등의 메모리 디바이스와 같은 제품들에서 유망하게 사용될 것이다.
반도체 업계는 향상된 동작 속도 및 전력 소비를 달성하기 위해 MOSFET과 같은 그것의 기본적인 디바이스들의 치수를 스케일링하는 능력에 의지한다. 디바이스 스케일링은 주로 이산화실리콘(SiO2)이었던 게이트 유전체를 스케일링하는 것을 포함한다. 열적으로 성장된(thermally grown) 비결정질 SiO2 층은 전기적으로 그리고 열역학적으로 안정된 재료를 제공하고, SiO2 층과 밑에 있는 실리콘과의 계면은 우수한 전기 절연을 갖는 고품질 계면을 제공한다. 그러나, 마이크로전자 디바이스들에서의 증가된 스케일링 및 기타 요건들은 게이트 유전체가 더욱 얇아짐에 따라 신뢰도 문제를 발생시켰다. 보다 높은 유전 상수(k)를 갖는 재료의 사용에 의해 게이트 유전체를 형성하는 것이 제안되었다.
반도체 메모리 업계에서는 전원이 차단될 때 메모리 내의 저장된 정보를 잃지 않는 비휘발성 메모리 엘리먼트에 대한 요구가 있다. 한 가지 방법은 컨트롤 게이트와 기판 사이에 전기적으로 부유하는(electrically floating) 게이트를 형성하는 것을 포함한다. 그러나, 다중 레벨의 게이트 전극들을 형성할 필요로 인해 제조 비용이 증가하고, 전기적으로 부유하는 게이트가 터널링 전류 및 사태 전류(avalanche current)에 의하여 충전 및 방전되어야 하며, 이는 속도가 느릴 수 있고, 높은 프로그래밍 전압을 요구할 수 있으며, 신뢰도 문제를 가질 수 있다.
도 1은 일련의 상호배치(interleave)된 산화물 층들로서 형성된 유전체 층을 제조하는 원자층 퇴적 시스템을 도시한다.
도 2는 다양한 실시예들에 따른 원자층 퇴적에 의해 유전체 층을 형성하는 방법의 일 실시예에 대한 엘리먼트들의 흐름도를 예시한다.
도 3은 일 실시예에 따른 원자층 퇴적된 유전체 층을 갖는 트랜지스터의 구성의 일 실시예를 예시한다.
도 4는 일 실시예에 따른, 원자층 퇴적된 산화물을 포함하는 유전체 층을 갖는 커패시터의 구성의 일 실시예를 도시한다.
도 5는 전자 장치에 연결된 컨트롤러의 일 실시예에 대한 간략도이다.
도 6은 일 실시예에 따른, 원자층 퇴적된 층으로 된 산화물 시퀀스를 포함하는 유전체 막을 갖는 장치들을 갖는 전자 시스템의 일 실시예에 대한 다이어그램을 예시한다.
다음의 상세한 설명은 본 발명이 실시될 수 있는 특정 양태들 및 실시예들을 예시로 보여주는 첨부 도면들을 참조한다. 이 실시예들은 설명된 실시예들을 당업자가 실시할 수 있도록 충분히 상세히 설명된다. 다른 실시예들이 이용될 수도 있고 본 발명의 범위에서 벗어나지 않고 구조적, 논리적, 및 전기적 변경이 이루어질 수 있다. 일부 실시예들은 하나 이상의 다른 실시예들과 조합되어 새로운 실시예를 형성할 수 있으므로, 다양한 실시예들은 반드시 상호 배타적이지는 않다.
다음의 설명에서 사용되는 용어 "웨이퍼" 및 "기판"은 집적 회로(IC) 구조를 형성하기 위한 노출 표면을 갖는 임의의 구조를 포함한다. 용어 "기판"은 반도체 웨이퍼를 포함하는 것으로 이해된다. 용어 "기판"은 또한 처리 중에 반도체 구조를 나타내기 위해 이용되고, 그 위에 제조된 다른 층들을 포함할 수도 있다. 웨이퍼와 기판은 모두 도핑된 반도체와 도핑되지 않은 반도체, 베이스 반도체 또는 절연체에 의해 지지되는 에피택셜 반도체 층은 물론, 당업자에게 잘 알려진 기타 반도체 구조를 포함한다. 용어 "도체"는 일반적으로 n형 및 p형 반도체를 포함하는 것으로 이해된다. 용어 "절연체" 또는 "유전체"는 도체 또는 반도체라고 불리는 재료보다 전기 도전성이 작은 임의의 재료를 포함하는 것으로 정의된다. 유전체는 강유전성, 높은 유전 상수(k), 전왜(electrostrictive) 또는 릴렉서(relaxor)로서 일반적으로 알려질 수 있는 특성을 갖는 절연체를 포함하는 것으로 정의된다.
본원에서 사용되는 용어 "수평"은 웨이퍼 또는 기판의 방위에 관계없이 그 웨이퍼 또는 기판의 통상의 평면 또는 표면에 평행인 평면으로서 정의된다. 용어 "수직"은 위에서 정의된 수평과 수직인 방향을 나타낸다. "상(on)", "측(side)"("측벽(sidewall)"에서와 같이), "보다 높은(higher)", "보다 낮은(lower)", "위(over)" 또는 "아래(under)"와 같은 전치사들은 웨이퍼 또는 기판의 방위에 관계없이 그 웨이퍼 또는 기판의 상면 위에 있는 통상의 평면 또는 표면에 대하여 정의된다. 그러므로, 다음의 상세한 설명은 제한적인 의미로 해석되어서는 안 되고, 본 발명의 범위는 첨부된 청구항들과 함께, 그러한 청구항들의 권리가 주어지는 균등물들의 전체 범위에 의해서만 결정된다.
여기서 논의되는 개선된 게이트 유전체 막은 단일 게이트 전극을 갖는 비휘발성 메모리 셀을 제공하기 위해 강유전성 재료를 사용하는 것과, 게이트 절연체 재료의 유전 상수를 이산화실리콘의 3.9 값 위로 증가시키는 것 중 적어도 하나를 포함할 수 있다.
먼저, 높은 유전 상수(즉, 하이 k) 재료를 사용하는 것에 대한 일반적인 논의가 주어진다. 금속 산화물 반도체(MOS) 트랜지스터 내의 게이트 유전체는 물리적 게이트 유전체 두께 및 등가 산화물 두께(equivalent oxide thickness)(teq) 둘 다를 갖는다. 등가 산화물 두께는 게이트 유전체의, 커패시턴스와 같은, 전기 특성을 대표적인 물리적 두께로 정량화한다. teq는 누출 전류 및 신뢰도 고려 사항들을 무시하고, 주어진 유전체와 동일한 커패시턴스 밀도를 가질 이론적인 이산화실리콘(SiO2)의 두께로서 정의된다.
게이트 유전체로서 Si 표면 상에 퇴적된 SiO2 층의 두께 t는 그것의 물리적 두께 t보다 큰 teq를 가질 것이다. 이 teq는 공핍/반전(depletion/inversion) 영역의 형성으로 인해 SiO2가 퇴적되어 있는 표면 채널의 커패시턴스로부터 유래한다. 이 공핍/반전 영역의 결과로 teq는 SiO2 두께 t보다 3 내지 6 옹스트롬(Å) 클 수 있다. 따라서, 반도체 업계가 게이트 유전체 등가 산화물 두께를 10 Å 아래로 스케일링하려고 추진하면서, 게이트 유전체에 사용되는 SiO2 층에 대한 물리적 두께 요건은 대략 4 내지 7 Å일 필요가 있을 것이다.
SiO2 층에 대한 추가의 요건들은 SiO2 게이트 유전체와 관련하여 사용되는 게이트 전극에 따라 다를 것이다. 종래의 폴리실리콘 게이트를 이용할 경우 SiO2 층에 대한 teq가 바람직하지 못하게 추가로 증가할 것이다. 비록 현재 통상적인 상보성 금속 산화물 반도체 전계 효과 트랜지스터(CMOS; complementary metal-oxide-semiconductor field effect transistor)에서는 금속 게이트가 이용되지 않지만, 이 추가의 두께는 금속 게이트 전극을 이용함으로써 제거될 수 있을 것이다. 이 2가지 효과는 약 4 Å 이하의 물리적 SiO2 게이트 유전체 층으로 설계된 디바이스들을 필요로 한다.
이산화실리콘은, 부분적으로, SiO2 - Si 기반 구조에서의 그것의 전기 절연 특성 때문에 게이트 유전체로서 사용된다. 이 전기 절연은 SiO2를 양호한 절연체로 만드는, 그것의 비교적 큰 밴드갭(8.9 eV)에 기인한다. 그것의 밴드갭이 크게 감소하면 게이트 유전체로서 사용하기 위한 재료가 제거될 것이다. 그러나, SiO2 층의 두께가 감소함에 따라서, 두께 내의 재료의 원자층, 또는 단층(monolayer)의 수가 감소한다. 소정의 두께에서는, 단층의 수가 충분히 작아서 SiO2 층이 보다 두꺼운, 또는 벌크 층에서 발견되는 원자들의 완전한 배열을 갖지 않을 것이다. 벌크 구조에 대하여 불완전한 형성의 결과로, 하나 또는 2개의 단층만의 얇은 SiO2 층은 충만한(full) 밴드갭을 형성하지 않을 것이다. SiO2 게이트 유전체에서 충만한 밴드갭의 결여는 밑에 있는 도전성 실리콘 채널과 위에 있는 폴리실리콘 게이트 간에 유효 단락(effective short)을 야기시킬 수 있다. 이러한 바람직하지 못한 특성은 SiO2 층이 스케일링될 수 있는 물리적 두께를 제한한다. 이 단층 효과로 인한 최소 두께는 약 7-8 Å이라고 생각된다. 그러므로, 장래의 디바이스들이 약 10 Å 미만의 teq를 갖기 위해서는, SiO2 이외의 유전체가 게이트 유전체로서 사용되도록 고려될 필요가 있다.
게이트 유전체로서 사용되는 통상적인 유전체 층에 대하여, 커패시턴스는 평행판 커패시턴스에서와 같이 결정되어, C = kε0A/t 이고, 여기서 k는 유전 상수이고, ε0는 자유 공간의 유전율이고, A는 커패시터의 면적이고, t는 유전체의 두께이다. 재료의 두께 t는 주어진 커패시턴스에 대한 그것의 teq에 관련되고, SiO2가 유전 상수 kox = 3.9를 가질 때, 다음과 같게 된다.
t = (k/kox)teq = (k/3.9)teq
따라서, SiO2보다 큰 유전 상수를 갖는 재료는 원하는 등가 산화물 두께를 제공하면서, 원하는 teq보다 상당히 더 클 수 있는 물리적 두께를 가질 것이다. 예를 들면, 10의 유전 상수를 갖는 대체 유전체 재료는 어떤 공핍/반전 층 효과도 포함하지 않고, 10 Å의 teq를 제공하기 위해 약 25.6 Å의 두께를 가질 수 있다. 따라서, 트랜지스터에 대한 감소된 등가 산화물 두께는 SiO2보다 높은 유전 상수를 갖는 유전체 재료를 사용함으로써 실현될 수 있다.
보다 낮은 트랜지스터 동작 전압 및 보다 작은 트랜지스터 치수를 위하여 요구되는 보다 얇은 등가 산화물 두께는 많은 재료들에서 발견될 수 있지만, 통상적인 제조 요건은 SiO2를 대체하는 것을 어렵게 한다. 마이크로전자 업계는 여전히 실리콘 기반 디바이스를 사용하고, 이는 실리콘 기판 상에 게이트 유전체가 성장될 것을 요구한다. 실리콘 층 상에 유전체를 형성하는 동안에, 고온 처리 때문에 원하는 유전체에 더하여 작은 SiO2의 층이 형성될 수 있는 가능성이 존재한다. 그 결과는 효과적으로 2개의 서브층(sub-layers)으로 이루어진 유전체 층일 것이고, 그 서브층들은 서로 평행하고, 상기 유전체가 그 위에 형성되는 실리콘 층과도 평행할 것이다. 그 결과의 전체 커패시턴스는 직렬로 된 2개의 유전체의 커패시턴스일 것이다. 상기 유전체 층의 teq는 SiO2 두께와 k의 유전 상수로 형성되어 있는 유전체의 두께 t의 곱인자(multiplicative factor)의 합계이고, 다음과 같이 표현된다.
teq = tSiO2 + (kox/k)t.
따라서, 게이트 절연체 프로세스 동안에 SiO2 층이 의도하지 않게 형성되면, teq는 다시 비교적 낮은 유전 상수 SiO2 층에 의해 제한된다. 실리콘 층과 게이트 유전체 사이에 장벽층이 형성되고 그 장벽층이 SiO2의 형성을 방지하는 경우에는, teq는 가장 낮은 유전 상수를 갖는 층에 의해 제한될 것이다. 그러나, 높은 유전 상수를 갖는 단일 유전체 층이 이용되든 SiO2보다 높은 유전 상수를 갖는 장벽층이 이용되든지 간에, 실리콘 층과 직접 접촉하거나 인터페이스하는 층은 높은 채널 캐리어 이동도(carrier mobility)를 유지하기 위해 고품질 인터페이스를 제공해야 한다. 바람직하지 못한 SiO2 층의 형성을 방지하는 것은 원자층 퇴적(ALD; automic layer deposition) 프로세스에서 보다 낮은 온도를 이용하는 것의 하나의 이점이다.
SiO2를 게이트 유전체로서 사용하는 것의 이점들 중 하나는 SiO2 층의 형성 결과로 비결정질 게이트 유전체가 되는 것이었다. 게이트 유전체에 대하여 비결정질 구조를 갖는 것은, 높은 누출 경로를 야기시킬 수 있는, 다결정 게이트 유전체에서의 입자 경계(grain boundaries)와 관련된 누출 전류의 감소를 제공한다. 추가로, 다결정 게이트 유전체의 전체에 걸친 입자 사이즈 및 배향 변화는, 균일성 및 표면 형태(surface topography) 문제들과 함께, 막의 유전 상수의 변화를 야기시킬 수 있다. 통상적으로, SiO2에 대하여 높은 유전 상수의 이점을 갖는 재료는, 적어도 벌크 구조에서, 결정 형태의 불리점도 갖는다. 게이트 유전체로서 SiO2를 대체하기 위한 최적 후보들은, 비결정질 형태를 갖는 얇은 층으로서 제조될 수 있는, 높은 유전 상수를 갖는 것들이다. 막의 비결정질 특성은 ALD 퇴적 프로세스에서, 보다 낮은 온도를 이용하는 것의 또 다른 이점이다.
유전체 막을 형성하기 위한 재료 및 방법을 선택하기 위한 또 다른 고려 사항은 기판 상의 유전체 막의 거칠기에 관계가 있다. 유전체 막의 표면 거칠기는 게이트 산화물의 전기 특성, 및 그 결과로 생기는 트랜지스터의 동작 특성에 큰 영향을 미친다. 물리적 1.0 nm 게이트 유전체를 통한 누출 전류는 유전체 층의 RMS(root-mean-square) 거칠기가 0.1 증가할 때마다 10배로 증가할 수 있다. 이것은 다른 퇴적 방법들에 비하여 평탄한 표면을 제공하는 ALD 프로세스를 이용하는 것의 또 다른 이점이다.
종래의 스퍼터링 퇴적 프로세스 동안에, 퇴적될 재료의 입자들은 높은 에너지로 기판 표면에 충격을 가한다. 입자가 표면을 때릴 때, 일부 입자들은 부착되고, 다른 입자들은 손상을 야기시킬 수 있다. 높은 에너지 충돌은 구덩이(pit)들을 생성할 수 있다. 스퍼터링된 층의 표면은 기판에서의 거친 경계면 때문에 거칠 수 있다.
원자층 퇴적(ALD)을 이용하여 형성된 유전체 막은 다른 프로세싱 기법들에 대하여 실질적으로 평탄한 표면을 가질 것이고, 재료 층들 간의 전이의 제어를 제공할 수 있고, 두께 및 균일성을 엄격하게 제어할 수 있다. 그러한 제어의 결과로, 원자층 퇴적된 유전체 막은 기판 표면과의 기술적으로 처리된 전이(engineered transition)를 가질 수 있거나, 또는 상이한 유전체 재료들의 다수의 얇은 층들로 형성될 수 있어, 유전 상수 및 다른 재료 특성들을 순수한 유전체 화합물들로부터 얻을 수 있는 것 사이의 값으로 선택할 수 있게 한다.
다음으로, ALD의 이용이 어떻게 위에서 논의된 유전 특성들을 향상시키고 제조성 및 프로세스 제어를 향상시키는지를 설명하기 위해 원자층 퇴적(ALD)에 대한 일반적인 논의를 한다. 원자층 에피택시(ALE; atomic layer epitaxy)로도 알려질 수 있는, ALD는 화학 기상 증착(CVD)의 변형이고 "대체 펄스 CVD(alternatively pulsed-CVD)"라고 불릴 수도 있다. ALD에서는, 가스 전구체들(gaseous precursors)이 반응실(또는 반응기) 내에 설치된 기판 표면에 차례로 도입된다. 이러한 가스 전구체들의 도입은 각 가스 전구체의 순차적인 펄스들의 형태를 취한다. 전구체 가스의 펄스에서, 전구체 가스는 짧은 시간 기간 동안 특정 구역 또는 영역으로 유입된다. 펄스들 사이에, 반응실은 많은 경우에 비활성 가스인 가스로 퍼지(purge)되고, 및/또는 배기(evacuate)된다.
ALD 프로세스의 제1 반응 공정에서는, 제1 펄스 단계(pulsing phase) 중에, 제1 전구체가 포화하고 기판 표면에서 화학 흡착(chemisorb)된다. 퍼지 가스에 의한 후속 펄스는 반응실로부터 여분의 전구체, 특히 화학 흡착되지 않은 전구체를 제거한다.
제2 펄스 단계는 제2 전구체를 기판에 도입하고, 기판에서는 화학 흡착된 제1 전구체의 양에 의존하는 반응 두께로, 원하는 막의 성장 반응이 일어난다. 막 성장 반응에 이어서, 반응 부산물 및 전구체 초과분이 반응실로부터 제거된다. 기판 상에서 전구체들이 흡착하고 서로 적극적으로 반응하는 전구체 화학작용에 의하면, 하나의 ALD 사이클은 적절히 설계된 유동형 반응실에서 1초 안에 수행될 수 있다. 통상적으로, 전구체 펄스 시간은 약 0.5초에서 약 2 내지 3초의 범위에 있다.
ALD 프로세스에서, 모든 반응 및 퍼지 단계의 포화는 막 성장이 스스로 제한하게(self-limiting) 하고, 이는 큰 면적 균일성(uniformity) 및 정형성(conformality)으로 귀결된다. ALD는 성장 사이클의 수를 제어함으로써 직접적인 방법(straightforward manner)으로 막 두께를 제어한다.
ALD 프로세스에서 사용되는 전구체들은 가스, 액체 또는 고체일 수 있다. 그러나, 액체 또는 고체 전구체들은 높은 증기압 또는 낮은 승화 온도에서 휘발성이어야 한다. 증기압은 효과적인 대량 수송을 위해 충분히 높아야 한다. 또한, 고체 및 어떤 액체 전구체들은 반응실 내에서 가열되어 가열된 관을 통하여 기판에 도입될 필요가 있을 수 있다. 기판 상의 전구체들의 응축을 피하기 위해 기판 온도보다 낮은 온도에서 필요한 증기압이 도달되어야 한다. 고체 전구체의 표면 면적의 변화 때문에 처리 동안에 증발률이 다소 변화할 수 있지만, ALD의 스스로 제한하는 성장 메커니즘으로 인해, 비교적 낮은 증기압 고체 전구체들이 사용될 수 있다.
ALD 전구체에 대한 다른 바람직한 특성들은 기판 온도에서의 열안정성을 포함하는데, 이는 분해가 표면 제어를 파괴하고 따라서 기판 표면에서의 전구체의 반응에 의지하는 ALD 방법의 이점들을 파괴할 수 있기 때문이다. 약간의 분해는, 만일 ALD 성장에 비하여 느리다면, 허용될 수 있다. 비록 상이한 전구체들에 대하여 흡착에 대한 메커니즘뿐만 아니라 전구체와 기판 간의 상호작용이 상이하더라도, 전구체들은 기판 상에 화학 흡착하거나 또는 기판과 반응해야 한다. 원하는 막을 형성하기 위해 기판 표면의 분자들은 반응물이라고 불릴 수 있는 제2 전구체와 적극적으로 반응해야 한다. 또한, 전구체들은 에칭을 일으키도록 막과 반응하지 않아야 하고, 전구체들은 막에 용해되지 않아야 한다. ALD에서 높은 반응성의 전구체들의 사용은 종래의 MOCVD(metallo-organic CVD) 타입 반응에 대한 전구체들과 대조를 이룰 수 있다. 또한, 반응의 부산물들은 퍼지 단계 중에 반응실로부터 용이하게 제거될 수 있기 위하여 가스 상태여야 한다. 마지막으로, 부산물들은 기판과 반응하거나 기판 상에 흡착되지 않아야 한다.
RS-ALD(reaction sequence ALD) 프로세스에서, 스스로 제한하는 프로세스 시퀀스는 순차적인 표면 화학 반응들을 수반한다. RS-ALD는 반응 표면과 반응 분자 전구체 간의 화학작용에 의지한다. RS-ALD 프로세스에서, 분자 전구체들은 ALD 반응실에 개별적으로 펄스 공급된다. 기판에서의 금속 전구체 반응 다음에는 통상적으로 제조 시퀀스의 다음 전구체의 입력 펄스 전에 여분의 전구체 및 부산물들을 반응실로부터 제거하기 위한 비활성 가스 펄스(또는 퍼지)가 뒤를 잇는다.
RS-ALD 프로세스를 이용함으로써, 화학 운동역학, 사이클당 퇴적, 조성, 및 두께가 모두 동일한 이퀄 미터 시퀀스(equal metered sequences)로 막들이 적층될 수 있다. RS-ALD 시퀀스들은 일반적으로 사이클당 전체 층보다 적게 퇴적한다. 통상적으로, RS-ALD 사이클당 약 0.25 내지 약 2.00 Å의 퇴적 또는 성장률이 실현될 수 있다.
RS-ALD의 이점들은 계면에서의 연속성, 얇은 화학 기상 증착(< 20 Å) 및 물리 기상 퇴적(< 50 Å)에 대하여 전형적인, 불량하게 정의된 핵형성 영역의 회피, 한 층씩의 퇴적 기법으로 인한 다양한 기판 토폴로지 상의 정형성, 낮은 온도 및 온화하게 산화하는 프로세스들의 이용, 반응실에 대한 의존의 결여, 수행되는 사이클의 수에만 의존하는 성장 두께, 및 하나 내지 2개의 단층들의 분해로 다층 라미네이트 막들을 기술적으로 처리하는 능력을 포함한다. RS-ALD 프로세스들은 단일 단층들 수준의 퇴적 제어 및 비결정질 막들의 단층들을 퇴적하는 능력을 허용한다.
ALD 퇴적 시퀀스의 사이클은 전구체 재료를 펄스 공급하는 단계, 전구체에 대한 퍼지 가스를 펄스 공급하는 단계, 반응물 전구체를 펄스 공급하는 단계, 반응물의 퍼지 가스를 펄스 공급하는 단계를 포함하여, 기판 상에 흡착하여 포화하는 제1 전구체의 양에 의존하는 매우 일관된 퇴적 두께로 귀결된다. 이 사이클은 단일 재료 유전체 층에서 원하는 두께가 달성될 때까지 반복될 수 있고, 또는 제3 전구체 재료를 펄스 공급하는 단계, 제3 전구체에 대한 퍼지 가스를 펄스 공급하는 단계, 제4 반응물 전구체를 펄스 공급하는 단계, 및 반응물의 퍼지 가스를 펄스 공급하는 단계와 교대될 수 있다. 본 발명 대상에서 청구된 바와 같이, 유전체 층 상의 도펀트 금속층의 경우에서와 같이, 전구체가 기판과 직접 상호작용할 수 있다면 반응물 가스는 있을 필요가 없다. 제1 일련의 ALD 사이클들의 두께가 소수의 분자 층 두께에 불과한 유전체 층으로 귀결되고, 제2 일련의 사이클들도 소수의 분자층 두께에 불과한 상이한 유전체 층으로 귀결되는 경우, 이것은 나노층 재료 또는 나노라미네이트(nanolaminate)로서 알려져 있을 수 있다. 나노라미네이트는 층상 스택 내의 2 이상의 상이한 재료의 초박층들의 합성막을 의미하고, 여기서 상기 층들은 나노 미터 정도의 두께를 갖는 상이한 재료들의 교대 층들이고, 그 재료의 단일 단층 두께에 불과한 연속막일 수 있다. 나노층들은 각 재료의 교대 단일 층들에 제한되지 않고, 2개 이상의 재료의 원하는 비를 얻기 위해, 다른 재료의 단일 층과 교대하는 하나의 재료의 몇 개의 층을 갖는 것을 포함할 수 있다. 그러한 배열은 2개 이상의 재료들의 단독적인 값들 사이에 있는 유전 상수를 얻을 수 있다. 나노라미네이트도 MOCVD 반응과 같은 다른 종류의 반응에 의해 형성된 상이한 재료의 단일 층 위에 또는 아래에 ALD 반응에 의해 형성된 하나의 재료의 몇 개의 층을 갖는 것을 포함할 수 있다. 상이한 재료들의 층들은 퇴적 후에 분리된 채로 있을 수도 있고, 또는 그것들은 서로 반응하여 합금층을 형성할 수도 있다. 합금층은 도핑층으로서 간주될 수 있고, 유전체 층의 특성들은 그러한 도핑에 의해 변화될 수 있다.
본 명세서는 지르코늄 치환된 티탄산바륨의 균일한 막을 형성하는 전술한 ALD 방법의 이용에 대한 것이다. 지르코늄의 백분율을 조정함으로써, 막의 특성은 비휘발성 메모리(NVRAM)에 적합한 강유전성 재료로부터 마이크로-기계 장치(MEM)에 적합한 높은 전왜 변형(electrostrictive strain)을 갖는 매우 높은 유전성 콘택트 재료까지 변화될 수 있다. ALD 층들은 지르콘산바륨 및 티탄산바륨의 2개의 상이한 상호배치(interleave)된 층들로서, 또는 산화티타늄, 산화바륨 및 산화지르코늄의 3개의 상이한 상호배치된 층들로서, 또는 Ba(Ti1-XZrXO3)의 원하는 조성으로 귀결되는 다른 변형들로서 형성될 수 있다. 개별 재료층들은 퇴적 후에 고온 어닐링(high temperature anneal)되어 균일한 최종 막을 형성하거나, 또는 "퇴적된" 상태로 남겨질 수 있다.
예시적인 실시예에서는, RS-ALD로도 알려져 있을 수 있는 순차적 원자층 퇴적, 또는 ALD를 이용하여 반응실에 설치된 기판 상에 바륨 티타늄 산화물의 층(티탄산바륨 막으로 알려져 있을 수 있음)이 형성된다. 실시예는 TiCl4의 화학식을 갖는 티타늄 테트라-클로라이드, 또는 티타늄 테트라이소프록사이드와 같은 전구체 가스 및 수증기를 이용하여 산화티타늄 층들을 형성하는 것을 포함한다. 바륨은 산화바륨의 개별 층으로서 또는 수증기 및 바륨 비스(펜타 메틸 시클로펜타디에닐) 또는 바륨 비스(트리 이소프로필 시클로펜타디에닐)을 이용한 산화티타늄 층의 일부로서 형성될 수 있다. 다른 실시예는 오존, 및 테트라메틸 헵타네디온 또는 디피발로일메탄과 같은 디케토네이트 킬레이트 전구체 가스와 같은 다른 전구체들을 이용하는 것을 포함한다. 다른 고체 또는 액체 전구체들이 적절히 설계된 반응실에서 사용될 수 있다. ALD 반응실에서 그러한 전구체들의 사용은 100℃ 내지 350℃, 더 바람직하게는 275℃ 내지 325℃ 범위의 보다 낮은 퇴적 온도로 귀결될 수 있다. 퍼지 가스들은 질소, 헬륨, 아르곤 또는 네온을 포함할 수 있다. 형성된 티탄산바륨 막은 양호한 열 및 전기 특성을 갖고, k=350 내지 550의 높은 유전 상수를 갖는다. 그러한 막들은 1000℃(더 바람직하게는 500℃)까지의 고온 어닐링(때때로 고정된 표면 상태 전하들을 감소시키고 금속 대 반도체 저항을 향상시키기 위해 사용됨)을 견딜 수 있고, 1 MVolt/cm의 전계 강도에서 2×10-7 A/cm2 미만의 낮은 누출 전류를 가질 수 있다.
도 1은 유전체 막을 형성하기 위한 원자층 퇴적 시스템(100)의 실시예를 나타낸다. 도시된 엘리먼트들은 당업자가 과도한 실험 없이 본 실시예들을 실시할 수 있게 한다. 도 1에서, 가열 엘리먼트/웨이퍼 홀더(106) 상의 기판(108)은 ALD 시스템(100)의 반응실(102) 내부에 위치한다. 가열 엘리먼트(106)는 기판 온도를 제어하기 위해 기판(108)에 열적으로 결합된다. 가스 분배 설비(110)는 전구체, 반응물 및 퍼지 가스를 균일한 방식으로 기판(108)에 도입한다. 때때로 샤워헤드(showerhead)라고 불리는 가스 분배 설비에 의해 도입된 가스들은 기판(108)과 반응하고, 임의의 여분의 가스 및 반응 산물들은 제어 밸브(105)를 통하여 진공 펌프(104)에 의해 반응실(102)로부터 제거된다. 각 가스는 개별 가스 공급원(114, 118, 122, 126, 130, 및 134)으로부터 각각 매스플로 제어기(mass-flow controller)들(116, 120, 124, 128, 132, 및 136)에 의해 유동률 및 시간이 제어되어 공급된다. 가스 공급원들(122 및 130)은 선택된 전구체 가스를 형성하기 위해 고체 또는 액체 재료를 증발시키거나 또는 전구체를 가스로서 저장함으로써 전구체 가스를 제공한다.
또한 시스템에는 매스플로 제어기들(116 및 120)에 각각 연결된 퍼지 가스 공급원들(114 및 118)이 포함되어 있다. 실시예는 퍼지 가스들 중 하나만을 모든 4개의 개시된 퍼지 공정들에 대해 사용할 수도 있고, 또는 양쪽 퍼지 가스들이 동시에 사용될 수도 있고, 또는 특정한 원하는 결과를 위하여 필요에 따라 퍼지 가스들이 교대로 사용될 수도 있다. 더욱이, ALD 시스템(100) 내에 추가의 퍼지 가스 공급원이 구성될 수 있고, 예를 들어, 각각의 상이한 전구체 및 반응물 가스마다 하나의 퍼지 가스 공급원이 구성될 수 있다. 다수의 전구체 가스에 대하여 동일한 퍼지 가스를 사용하는 프로세스에 대해서는, ALD 시스템(100)에 보다 적은 수의 퍼지 가스 공급원이 요구될 수 있다. 전구체 가스는 조합층을 형성하는 다양한 전구체들의 조합일 수 있다. 전구체, 반응물 및 퍼지 가스 공급원들은 그들의 관련된 매스플로 제어기들에 의해 공통의 가스 라인 또는 도관(112)에 연결되고, 이 공통의 가스 라인 또는 도관은 반응실(102) 내의 가스 분배 설비(110)에 연결된다. 가스 도관(112)은 또한 퍼지 시퀀스의 끝에서 가스 도관(112)으로부터 여분의 전구체 가스, 퍼지 가스, 및 부산물 가스를 제거하기 위해 다른 진공 펌프, 또는 배기 펌프에 연결될 수 있다.
진공 펌프, 또는 배기 펌프(104)는 퍼지 시퀀스의 끝에서 반응실(102)로부터 여분의 원료 가스, 퍼지 가스, 및 부산물 가스를 제거하기 위해 매스플로 밸브일 수 있는 제어 밸브(105)에 의해 반응실(102)에 연결된다. 편의상, 당업자에게 알려져 있는 제어 디스플레이, 설치 장치, 온도 감지 장치, 기판 조작 장치, 및 필요한 전기 접속들은 도 1에서 도시되어 있지 않다. ALD 시스템(100)이 본 실시예들을 실시하기에 적합하지만, 상업적으로 이용 가능한 다른 ALD 시스템이 이용될 수도 있다.
막의 퇴적을 위한 반응실의 사용 및 동작은 반도체 제조 기술 분야의 당업자에 의해 이해된다. 본 실시예들은 과도한 실험 없이 각종의 그러한 반응실에서 실시될 수 있다. 또한, 당업자라면 이 명세서를 읽고 반도체 제조 기술 분야에서의 필요한 검출, 측정, 및 제어 기법들을 이해할 것이다.
ALD 시스템(100)의 엘리먼트들은 ALD 시스템(100) 내에서 압력 제어, 온도 제어, 및 가스 유동과 같은 개별 엘리먼트들을 제어하기 위해 컴퓨터 판독가능한 매체를 이용하는 컴퓨터에 의해 제어될 수 있다. 다양한 설명된 실시예들에서 ALD 시스템(100)의 이용에 초점을 맞추기 위하여, 컴퓨터는 도시되어 있지 않지만, 당업자라면 시스템(100)이 컴퓨터 제어를 받을 수 있다는 것을 알 수 있다.
도 2는 예시적인 2개의 상이한 재료를 갖는 나노라미네이트 유전체 층을 형성하는 방법의 실시예에 대한 동작 단계들의 흐름도를 예시한다. 상이한 재료들 각각은 각각 재료들의 조합일 수 있다. 예를 들면, 제1 층은 바륨, 티타늄 및 산소의 조합인 티탄산바륨 층일 수 있다. 제2 층은 지르콘산바륨 층일 수 있다. 202에서는, 제1 전구체 가스 또는 전구체 가스들의 조합과 즉각 반응하고 그 전구체 가스를 화학 흡착하는 기판이 준비된다. 이 준비는 기판의 표면으로부터 얇은 유기막, 오물, 및 천연 산화물과 같은 오염물들을 제거할 것이고, 반응실(102)에서의 불화수소산 린스, 또는 스퍼터 에칭을 포함할 수 있다. 204에서는 제1 전구체 재료, 또는 전구체 재료들의 조합이 소정 길이의 시간 동안, 예를 들면 0.5 - 2.0초 동안 반응실에 유입된다. 제1 전구체 재료는 기판의 표면 상에 화학적으로 흡착되고, 그 양은 기판의 온도, 일 실시예에서는 티타늄 테트라이소프록사이드 및 바륨 비스(펜타메틸시클로펜타디에닐)에 대하여 275℃, 및 전구체 재료들의 충분한 유동의 존재에 의존한다. 또한, 전구체의 펄스 공급은 기판 표면 상의 흡착된 단층의 균일한 피복을 제공하는 기간을 이용할 수도 있고, 또는 기판 표면 상의 단층의 부분적 형성을 제공하는 기간을 이용할 수도 있다.
206에서는 화학 흡착되지 않은 제1 전구체 재료들의 사실상 전부를 제거하기에 충분한 소정 길이의 시간 동안 제1 퍼지 가스가 반응실에 유입된다. 전형적인 시간은 1.0 - 2.0초이고, 퍼지 가스는 질소, 아르곤, 네온, 그 조합, 또는 수소 등의 다른 가스를 포함한다. 208에서는 기판의 표면 상의 화학 흡착된 제1 전구체 재료의 양과 화학적으로 결합할 만큼의 충분한 양의 반응물을 제공하기에 충분한 소정 길이의 시간 동안 제1 반응물 가스가 반응실에 유입된다. 전형적인 반응물 재료는 수증기와 같은 온화하게 산화하는 재료를 포함하지만, 일반적으로 과산화수소, 산화질소, 오존 및 산소 가스, 및 그 조합을 포함할 수도 있다. 전구체와 반응물 간의 차이는 기본적으로 반응실에 재료를 도입하는 타이밍이라는 것을 알아야 한다. 210에서는 실질적으로 모든 반응되지 않은 재료들 및 임의의 반응 부산물들을 반응실로부터 제거하기에 충분한 소정 길이의 시간 동안 제1 퍼지 가스와 동일하거나 또는 그와 상이할 수 있는 제2 퍼지 가스가 반응실에 유입된다.
212에서는 제1 재료의 두께가 원하는 두께에 도달하였는지 여부, 또는 제1 재료에 대해 다른 퇴적 사이클이 요구되는지 여부에 대한 판정이 행해진다. 만일 다른 퇴적 사이클이 요구된다면, 동작은, 원하는 제1 층이 완성될 때까지, 204로 되돌아가고, 원하는 제1 층이 완성되면 프로세스는 214에서의 제2 재료의 퇴적으로 계속 진행한다. 214에서는 제2 전구체 재료, 또는 전구체 재료들의 조합이 소정 길이의 시간, 전형적으로 0.5 - 2.0초 동안 반응실에 유입된다. 제2 전구체 재료는 기판의 표면, 이 경우 제1 재료의 상부 표면 상에 화학적으로 흡착되고, 흡착의 양은 기판의 온도, 및 전구체의 충분한 유동의 존재에 의존한다. 또한, 전구체의 펄스 공급은 기판 표면 상의 흡착된 단층의 균일한 피복을 제공하는 기간을 이용할 수도 있거나, 또는 기판 표면 상의 단층의 부분적 형성을 제공하는 기간을 이용할 수도 있다.
216에서는 제1 퍼지 가스가 반응실에 유입되는 것으로 도시되어 있지만, 본 발명은 그것에 제한되지 않는다. 제2 유전체 재료 퇴적에서 사용되는 퍼지 가스는 2개의 앞서 언급된 퍼지 가스 중 어느 한쪽과 동일하거나 그 퍼지 가스들과 상이할 수 있고, 도 1은 예시된 2개의 퍼지 가스보다 많은 퍼지 가스를 갖는 것으로 도시될 수 있다. 퍼지 사이클은 화학 흡착되지 않은 제2 전구체 재료의 사실상 전부를 제거하기에 충분한 소정 길이의 시간 동안 계속된다.
218에서는 기판의 표면 상의 화학 흡착된 제2 전구체 재료의 양과 화학적으로 결합할 만큼의 충분한 양의 반응물을 제공하기에 충분한 소정 길이의 시간 동안 제1 반응물 가스와 동일하거나 또는 상이할 수 있는 예시적인 제2 반응물 가스가 반응실로 유입된다. 어떤 경우에는 제2 반응물 가스가 없을 수 있고, 전구체는 제1 재료와 화학적으로 반응하여 제1 재료의 도핑된 층 또는 합금을 형성한다. 220에서는 반응되지 않은 실질적으로 모든 재료들 및 임의의 반응 부산물들을 반응실로부터 제거하기에 충분한 소정 길이의 시간 동안 3개의 앞서 논의된 퍼지 가스 중 임의의 것과 동일하거나 또는 그와 상이할 수 있는 또 다른 퍼지 가스가 반응실에 유입된다.
222에서는 제2 재료의 두께가 원하는 두께에 도달하였는지 여부, 또는 다른 퇴적 사이클이 요구되는지 여부에 대한 판정이 행해진다. 만일 다른 퇴적 사이클이 필요하다면, 동작은, 원하는 제2 층이 완성될 때까지, 214로 되돌아간다. 유전체 내의 제1 및 제2 재료들의 원하는 두께는 동일한 두께가 아닐 수 있고, 다른 것과 비교할 때 하나의 재료에 대한 퇴적 사이클이 더 많을 수 있다. 처음 2개의 층들 각각의 두께는 원하는 최종 조성을 얻도록 선택될 수 있다. 만일 제2 층이 원하는 두께에 도달하였다면, 프로세스는 제1 및 제2 재료의 층들의 수가 원하는 수에 도달하였는지에 대한 224에서의 판정으로 계속 진행한다. 이 예시적인 실시예에서 제1 재료의 단일 층 및 제2 재료의 단일 층은 프로세스의 이 시점에서 완성되었다. 만일 각 재료의 단일 층보다 많은 층이 요구된다면, 프로세스는 204의 제1 유전체 재료의 또 다른 퇴적으로 되돌아간다. 재료 1 및 2의 상호배치된 층들의 수가 원하는 값에 도달하였다면, 퇴적은 226에서 종료한다.
여기에 설명된 실시예들은 광범위한 유용한 강유전 특성 및 약 150에서 약 550까지의 범위의 유전 상수와 관련된 높은 유전 상수 및 등가 산화물 두께 teq를 갖는 유전체 막을 성장시키는 프로세스를 제공한다. 이 유전 상수의 범위는 주어진 이산화실리콘 두께에 대하여 약 1%까지에 이르는 teq를 제공하고, 다시 말해, 물리적 두께보다 100배 얇아서 누출 전류를 감소킬 확률을 향상시키는 이산화실리콘 층과 동등한 것처럼 보인다. 티탄산바륨 내의 지르코늄의 양을 10 내지 30%로 제어하면 그 결과로 릴렉서 특성 및 전왜 작용으로서 알려질 수 있는 것을 갖는 재료가 생긴다. 설명된 재료들 및 프로세스는 트랜지스터, 커패시터, 비휘발성 메모리 디바이스, 마이크로전자기계(MEM; micro-electro-mechanical) 장치들 및 정보 취급 장치를 포함하는 다른 전자 시스템들을 형성하도록 구현될 수 있다. 본 발명은 2개의 유전체 재료에 제한되지 않고, 도 1에서 설명된 장비는, 단순화를 위하여 설명되지 않은, 전구체 및 반응물 3, 4를 포함할 수 있거나, 또는 제2 재료 퇴적 동안에 상이한 전구체들의 2개 이상의 동시 유동이 있을 수 있다.
도 3은 ALD 퇴적된 지르코늄 치환된 티탄산바륨 게이트 산화물 층을 포함하는 유전체 층을 형성하는 방법의 실시예에서의 단일 트랜지스터(300)를 예시한다. 이 실시예는 원자층 퇴적 시스템으로서 이용되는 도 1의 시스템(100)을 이용하여 구현될 수 있다. 전형적으로 실리콘 또는 반도체 재료의 기판(302)이 준비된다. 다른 실시예에서는, 게르마늄, 비소화 갈륨, SOS(silicon-on-sapphire) 기판, SOI(silicon on insulator) 또는 다른 적당한 기판들이 사용될 수도 있다. 준비 프로세스는 기판(302)을 클리닝하는 것, 및 게이트 유전체를 형성하기 전에, 또는 게이트 유전체 및 게이트 전극을 형성한 후에 일어날 수 있는, 예시적인 금속 산화물 반도체(MOS) 트랜지스터(300)의 드레인 확산(304) 및 소스 확산(306)과 같은, 기판의 다양한 층들 및 영역들을 형성하는 것을 포함한다. 2개의 커패시터가 직렬로 되는 상황을 피하기 위해 천연 산화물이 격감된 초기 기판을 제공하도록 기판은 클리닝될 수 있다. 초기 기판은 잠재적인 표면 상태 트랩 및 트랩된 전하를 피하기 위해 수소 처리된(hydrogen-terminated) 표면을 갖는 실리콘 기판을 제공하도록 클리닝될 수 있다. 실리콘 기판은 천연 산화실리콘 층이 없는 수소 처리된 표면을 갖는 실리콘 기판을 제공하기 위해 ALD 처리 전에 최종 불화수소(HF) 린스 처리를 받을 수 있다. 원자층 퇴적에 바로 선행하는 클리닝은 실리콘 기반 기판과 원자층 퇴적 프로세스를 이용하여 형성된 유전체 사이의 계면으로서 산화실리콘이 발생하는 것을 감소시키는 데 도움이 된다. 처리되는 트랜지스터의 영역들의 형성의 시퀀싱은 당업자에게 잘 알려져 있는 바와 같은, MOS 트랜지스터의 일반적으로 알려진 제조를 따를 수 있다.
소스 및 드레인 확산 영역들(304 및 306) 사이의 기판(302) 상의 영역을 덮는 유전체는 이 예시적인 실시예에서 ALD에 의해 퇴적될 수 있고, 하나 이상의 티탄산바륨 층들(310 및 314)을 포함할 수 있고, 각각의 층들은 잠재적으로 다수의 개별 퇴적층들로 형성된다. 순차적으로 상호배치된 지르콘산바륨 층들(308, 312 및 316)이 도시되어 있다. 도시된 층들 각각은 최하위층(308)과 기판 사이에 원하는 일함수 및 계면 상태 밀도를 얻고, 원하는 최종 게이트 유전체 구성을 제공하도록 임의의 원하는 두께를 가질 수 있다. 대안적으로, 다양한 두께 및 퇴적 방법의 상호배치된 및 상호배치되지 않은 층들의 다른 조합들이 있을 수 있다. 이 라미네이트된 유전체 층은 게이트 산화물이라고 불릴 수 있고, 명료함을 위하여 별개의 층들로서 도시되어 있지만, 단일 합금 층, 또는 치환된, 또는 도핑된 층이다. 금속 오염물이 장치의 전기 특성에 영향을 미치는 것을 방지하기 위해 제1 유전체 층(308)과 기판(302) 사이에 삽입된 확산 장벽층이 있을 수 있다. 이 예시적인 실시예는 동일한 두께를 갖는 2개의 유전체 층(310 및 314)을 도시하고 있지만, 나노라미네이트 막의 원하는 유전 특성은 유전체 층들의 두께의 비를 상이한 값들로 조정함으로써 최적으로 달성될 수 있다. 예를 들면 유전체가 게이트 전극(318)에 가까운 것과 대비하여 기판(302)에 가까울 때 유전 상수 값이 변하게 하는 것이 바람직할 수 있다. 이것은 그레이디드 유전체(graded dielectric)로 알려질 수 있다. 트랜지스터(300)는 이 예시적인 실시예에서 게이트 전극(318)을 형성하는 도전성 재료를 갖지만, 라미네이트된(또는 개별 층들이 충분히 얇다면 나노라미네이트) 유전체는 또한 EEPROM 트랜지스터와 같은 부유 게이트 장치에서, 부유 게이트 유전체 및 제어 게이트 유전체 층들 중 어느 한쪽 또는 양쪽 모두로서 사용될 수 있다. 도전성 재료는 폴리실리콘 또는 다양한 금속일 수 있다.
예시적인 실시예들로서, 게이트 유전체(층들(308-316))는 제어가능한 높은 유전 상수를 갖는 단순 트랜지스터 유전체로서, 비휘발성 메모리 디바이스로서, 커패시터로서, 또는 터널 게이트 절연체로서 및/또는 플래시 메모리 디바이스 내의 부유 게이트 유전체로서 이용될 수 있다. 라미네티트된 원자층 퇴적된 유전체 층을 포함하는 유전체 층을 그 유전체 층이 도전층과 접촉하는 게이트 유전체 및/또는 부유 게이트 유전체에 대해 이용하는 것은 실리콘 기반 기판에 제한되지 않고, 각종의 반도체 기판과 함께 이용될 수 있다.
도전층과 접촉하는 ALD 퇴적된 유전체 층을 포함하는 유전체 층들을 형성하는 방법의 실시예들은 또한 다양한 집적 회로, 메모리 디바이스, 및 전자 시스템 내의 커패시터를 형성하는 데 적용될 수 있다. 도 4에 예시된 커패시터(400)를 포함하는 실시예에서, 방법은 제1 도전층(402), 제2 도전층, 이 2개의 도전층 사이에 형성된, 2개의 상이한 재료의 상호배치된 층들(406-416)을 갖는 나노라미네이트 유전체를 형성하는 것을 포함한다. 도전층들(402 및 404)은 이 명세서의 교시에 영향을 미치지 않고, 금속, 도핑된 폴리실리콘, 규화 금속(silicided metals), 폴리사이드(polycides), 또는 도전성 유기 화합물을 포함할 수 있다. 개별 층들의 시퀀싱 및 두께는 응용에 따라 다를 수 있고 각 금속의 단일 층, 금속들 중 하나의 한 층 및 다른 것들의 복수의 층, 또는 상이한 층 두께들을 포함하는 층들의 다른 조합들을 포함할 수 있다. 각 층의 두께 및 구성을 선택함으로써, 나노라미네이트 구조는 소정의 유전 상수 및 구성을 갖도록 기술적으로 처리될 수 있다. 이 예시적인 실시예에서는 재료 층들이 별개의 층인 것으로 도시되어 있지만, 단일 재료 층을 형성하도록 산화물이 합금될 수도 있다. 도 3 및 4에 도시된 나노라미네이트 구조와 같은 구조들은 비휘발성 단일 게이트 메모리, 2개의 게이트 플래시 메모리 디바이스는 물론 다른 집적 회로들에서 이용될 수 있다. 유전체 막을 갖는 트랜지스터, 커패시터, 및 다른 장치들은 정보 처리 장치들을 포함하는 전자 시스템 및 메모리 디바이스들 내에 구현될 수 있다. 이들 정보 처리 장치의 실시예들은 무선 시스템, 통신 시스템, 컴퓨터 및 집적 회로를 포함한다.
도 5는 본 발명의 다양한 실시예들에 따라 형성된 원자층 퇴적된 절연체를 포함하는 유전체 층을 갖는 하나 이상의 장치를 갖는 전자 시스템(500)에 대한 다이어그램을 예시한다. 전자 시스템(500)은 컨트롤러(502), 버스(504), 및 전자 장치(506)를 포함하고, 버스(504)는 컨트롤러(502)와 전자 장치(506) 간에 전기 접속을 제공한다. 다양한 실시예들에서, 컨트롤러(502) 및/또는 전자 장치(506)는 여기서 앞서 논의된 순차적으로 퇴적된 ALD 층들을 포함하는 유전체 층에 대한 실시예를 포함한다. 전자 시스템(500)은 정보 처리 장치, 무선 시스템, 통신 시스템, 섬유 광학 시스템, 전기 광학 시스템, 및 컴퓨터를 포함할 수 있지만, 이들에 제한되지는 않는다.
도 6은 컨트롤러(602) 및 메모리(606)를 갖는 시스템(600)의 실시예에 대한 다이어그램을 도시한다. 컨트롤러(602) 및/또는 메모리(606)는 이 명세서에 따라서 형성된 ALD 유전체 층을 포함한다. 시스템(600)은 또한 전자 장치(608), 및 버스(604)를 포함하고, 버스(604)는 컨트롤러(602)와 전자 장치(608) 간에, 및 컨트롤러(602)와 메모리(606) 간에 전기 접속 및 데이터 송신을 제공할 수 있다. 버스(604)는 각각이 독립적으로 구성된 어드레스, 데이터 버스, 및 컨트롤 버스를 포함할 수 있다. 버스(604)는 또한 어드레스, 데이터 및/또는 컨트롤을 제공하기 위해 공통의 도전성 라인들을 사용하고, 그것의 사용은 컨트롤러(602)에 의해 통제될 수 있다. 일 실시예에서, 전자 장치(608)는 메모리(606)와 유사하게 구성된 추가의 메모리 디바이스를 포함한다. 일 실시예는 버스(604)에 연결된 추가의 주변 장치 및 장치들(610)을 포함한다. 일 실시예에서 컨트롤러(602)는 프로세스이다. 컨트롤러(602), 메모리(606), 버스(604), 전자 장치(608), 및 주변 장치(610)의 어떤 것이든 개시된 실시예들에 따른 ALD 퇴적된 산화물 층을 갖는 유전체 층을 포함할 수 있다.
시스템(600)은 정보 처리 장치, 통신 장치, 및 컴퓨터를 포함할 수 있지만, 이들에 제한되지는 않는다. 주변 장치들(610)은 컨트롤러(602) 및/또는 메모리(606)와 관련하여 동작할 수 있는, 디스플레이, 추가의 저장 메모리, 또는 다른 컨트롤 장치들을 포함할 수 있다. 실시예들은 임의의 사이즈 및 타입의 메모리 회로에 동등하게 적용될 수 있고 특정 타입의 메모리 디바이스에 제한되게 되어 있지 않다는 것을 이해할 것이다. 메모리 타입들은 DRAM, SRAM(Static Random Access Memory) 또는 플래시 메모리를 포함한다. 또한, DRAM은 일반적으로 SGRAM(Synchronous Graphics Random Access Memory), SDRAM(Synchronous Dynamic Random Access htemory), SDRAM Ⅱ, 및 DDR SDRAM(Double Data Rate SDRAM)으로 불리는 동기식(synchronous) DRAM뿐만 아니라, 다른 최근에 생겨난 기술들일 수 있다.
강유전성 재료의 박막들은 지난 수십 년 사이에 비휘발성 메모리 디바이스(NVRAM), 튜닝 가능한 유전체, 적외선 센서, 마이크로 전자 기계 시스템(MEM)의 중요한 구성 요소로서 등장하였다. 강유전성 재료는 메모리 디바이스용의 자발 분극자(spontaneous polarizers), 및 매우 높은 유전율 및 높은 전왜 응답을 갖는 릴렉서를 포함하고 따라서 다층 세라믹 커패시터(MLCC; multi layer ceramic capacitor) 및 마이크로 기계 시스템에서 중요하다. 티탄산바륨(BT 또는 BaTi03로 불림) 및 지르콘산바륨(BaZr03)의 백분율을 변경함으로써 재료는 NVRAM에서 사용되는 표준 강유전성 재료, 또는 MLCC 또는 MEM에서 사용되는 릴렉서 중 어느 하나로서 작용하도록 제어될 수 있다.
강유전체 막의 다른 재료 특성들도 티타늄 대 지르코늄 비를 변경함으로써 조정 또는 최적화될 수 있다. 지르코늄의 양이 증가됨에 따라 재료의 퀴리점(Curie point)이 감소하고 자발 분극이 감소한다. 이것은 저장될 수 있는 전하의 양 및 NVRAM의 온도 안정성에서 중요할 수 있다.
지르코늄의 양이 약 27%에 접근할 때, 재료는 MEM 구조에서 사용되는 전형적인 납 기반 재료(lead based material)와 같은, 릴렉서의 특성과 유사하게 된다. 이 재료는 또한, 아마도, 입자 성장을 억제하는 티타늄 원자와 비교하여 지르코늄 원자의 보다 큰 사이즈 때문에, 더 비결정질이 되거나, 또는 적어도 보다 작은 다결정 입자 사이즈를 갖게 될 수 있다.
재료의 유전 상수는 사실상 지르코늄의 백분율과 함께 변화하여, 티탄산바륨은 약 475의 값을 갖고, 20% 지르코늄 치환된 층은 약 400의 값을 갖고, 30%는 약 275, 40%는 약 150의 값을 갖게 된다. 이것은 비교적 작은 백분율 변화 내에서 큰 변화이고, 타깃의 스퍼터링, 이중 타깃 공동 스퍼터링(dual target co-sputtering), 금속 유기 화학 기상 증착(MOCVD), 펄스 레이저 퇴적 및 화학 용액 퇴적(CSD)의 방법들에 의해 형성된 막들은, 보다 양호한 균일성 및 정확도를 제공하는, 설명된 ALD의 사용과 비교하여 장치 동작 파라미터들에서 큰 변화를 생성하는 두께 및 층 구성의 변화로 귀결된다.
따라서, 유전체 층을 형성하는 신뢰할 만한 프로세스는 바람직하게는 막 내의 지르코늄의 비애 대한 정확한 제어, 및 막 두께에 대한 개선된 제어를 행해야 한다. 원자층 퇴적(ALD)은 양쪽 레벨의 막 특성 제어를 제공한다.
전자 장치를 형성하는 방법에 대한 실시예는 원자층 퇴적(ALD)을 이용하여 지르코늄 치환된 티탄산바륨 산화막 Ba(Ti1 - XZrXO3)를 갖는 유전체를 형성함으로써 유전체 층을 형성하는 것을 포함한다. 티타늄은 원소 금속 번호 22이고 지르코늄은 원소 번호 40이고, 양쪽 모두는 주기율표의 ⅣA 컬럼에 있다. 바륨은 주기율표의 칼럼 ⅡA 내의 원소 번호 56이다. 지르코늄 치환된 막들은 먼저 단일 분자 두께 티탄산바륨 막을 형성하고, 그 뒤를 이어서 단일 분자 두께 지르콘산바륨 막을 형성하여, 대략 50% 지르코늄, 50% 티타늄 함유량, 즉, 1/1 비를 갖는 바륨 막을 생성함으로써 형성될 수 있다. 각 단일 지르콘산바륨 층 사이의 티탄산바륨 층들의 수를 조절함으로써, 최종 Ba(Ti1-XZrX03) 막 내의 지르코늄 대 티타늄의 비는, 막 내의 지르코늄 대 티탄의 양의 나타낼 수 있는, 0에서 0.40까지의 X의 유용한 범위 내에서 용이하게 반복적으로 제어될 수 있다.
최종 Ba(Ti1 - XZrX03) 막을 형성하는 다수의 대안적인 방법들이 있다. 산화바륨 및 산화지르코늄의 박층들과 함께 적층된 산화티타늄 막들의 박층들을 어닐링(anneal)하여 지르코늄 치환된 티탄산바륨의 사실상 단일 막을 형성할 수 있다. 예를 들면, 이산화티타늄 TiO2, 또는 이산화지르코늄 ZrO2는 티타늄 테트라클로라이드 TiCl4(또는 각각 지르코늄 테트라클로라이드 ZrCl4)와 같은 다양한 전구체 및 수증기(H2O)를 이용하여 100 내지 250℃의 온도, 더 통상적으로는 160℃의 온도에서 퇴적된 원자층일 수 있다. 대안적인 티타늄 또는 지르코늄 전구체는 테트라키스 디에틸 아미노 티타늄(TDEAT), 또는 지르코늄(TDEAZ)이다. 또 다른 지르코늄 전구체는 ZTB로도 알려져 있는 지르코늄 터셔리(tertlary)-부톡사이드 [Zr(t-OC4H9)4]이고, 이것은 보다 높은 증기압을 가지므로 더 용이하게 증발한다. 대안적인 산화 전구체 또는 반응물들은 과산화수소, 질소 함유 산화물 및 산소를 포함할 수 있다.
티탄산바륨 층들은 바륨 시클로펜타디에닐 화합물과 같은 반응물들과 함께 ALD를 이용하여 형성될 수 있다. 하나의 예는 대략 275℃에서 티타늄 테트라 이소프록사이드 및 물과 혼합된 바륨 비스(펜타메틸 시클로 펜타디에닐)이다. 휘발성 디케토네이트 킬레이트(예를 들면 2,2,6,6-테트라메틸-3,5-헵타네디온)와 같은 다양한 다른 타입의 전구체들이 이용될 수 있다. 이러한 경우들 중 많은 경우에 티타늄 전구체는 화학적으로 선택된 비율의 유사한 지르코늄 전구체가 추가되어 있을 수 있고, 따라서 단일 퇴적 반복으로 퇴적된 단일 박층은 Ba(Ti1-XZrX03)의 완전한 식을 가질 수 있다. 이 예에서는 상이한 상호배치된 재료 층들로 층이 형성되는 경우 요구될 수 있는, 복수의 상호배치된 퇴적 단계들로부터 단일의 두꺼운 층을 생성하기 위한 어닐링의 필요가 없을 것이다.
이들 막들 각각은 각 퇴적 사이클에 대하여 기판 표면의 포화에 의존하는 매우 엄격히 제어된 두께를 가질 수 있다. 형성된 ALD의 표면은 또한, 날카로운 하부 표면 형태 위에서도, 매우 평탄하고 연속적이다. 퇴적 사이클들은 또한 2개의 상이한 재료들 간에 교대될 수도 있고, 그 결과로 생기는 막은 2개 이상의 상이한 산화물들의 나노라미네이트일 수도 있고, 또는 티탄산바륨 및 지르콘산바륨의 경우와 같이, 2개의 금속들 간의 유사성이 혼화 가능한(miscible) 재료로 귀결되는 경우에는 산화물들이 서로 합금을 형성할 수 있다. 어느 경우이든 막 특성은 2개 이상의 상이한 재료들의 비에 따라서 변화할 수 있고, 따라서 기술적으로 처리된 특성을 갖는 재료들이 형성될 수 있다.
낮은 온도 퇴적은 고밀도화 및 온화한 산화 회복 사이클(oxidative repair cycles)과 같은 후속 열 사이클(heat cycles) 후에도 비결정질인 막들로 귀결된다. 실리콘 기판의 산화에 의해 성장된 이산화실리콘 층들은 비결정질이고, 반도체 제조에서 일반적으로 이용되는 후속의 열 사이클들은 이산화실리콘의 비결정질 특징을 사실상 변화시키지 않는다. 이것은, 유전체의 결정화가 표면을 거칠어지게 할 수도 있고, 이는 유전체에 걸쳐서 크게 증가된 누출을 야기시킬 수 있기 때문에 중요할 수 있다. 유전체의 결정화는 또한 피복하는 도전층이 날카로운 스파이크(sharp spikes)를 형성하게 할 수도 있고, 이는 유전체 파괴를 야기시키고 결과적으로 단락을 초래할 수 있는 레벨까지 국지적인 전기장(local electric field)을 증가시킬 수 있다. 이것은 다른 퇴적 방법들과 비교하여 ALD를 사용하는 것의 또 다른 이점일 수 있다.
원자층 퇴적은 미리 선택된 온도에서 활성화된 기판 표면을 티탄을 함유한 제1 전구체 재료에 제1 시간 기간 및 유량(flow volume)에 대하여 노출시킬 수 있고, 이는 기판 표면을 포화시킨다. 그 후 제2 시간 기간 동안의 제1 퍼지는 제1 전구체 재료, 또는 재료들의 조합의 실질적으로 모든 흡착되지 않은 부분들을 기판 표면으로부터 제거한다. 그 후 기판 표면은 제1 산화 반응물 재료에 노출되고, 이 제1 산화 반응물 재료는 기판 표면 상의 흡착된 제1 전구체 재료와 반응하여 (티탄산바륨과 같은) 제1 재료 층을 형성하여 제1 퇴적 사이클을 완료한다. 이 퇴적 사이클은 원하는 제1 재료 두께가 얻어질 때까지 반복되고, 기판 표면은 제2 전구체 재료, 또는 재료들의 조합에 노출되어, 기판 표면이 제2 전구체로 포화되고, 이것은 제2 재료 두께를 얻도록 반복된다.
실시예들은 원자층 퇴적된 유전체를 포함하는 유전체 층을 갖는 커패시터, 트랜지스터, 메모리 디바이스, 및 전자 시스템에 대한 구조들, 그러한 구조들을 형성하는 방법들을 포함한다. 이들 및 기타 양태들, 실시예들, 이점들, 및 특징들은 다음의 설명 및 참조 도면으로부터 명백해질 것이다.
ALD 퇴적에 의한 산화물 층의 형성은 250℃와 같은 비교적 낮은 온도에서 치환된 유전체 막들을 형성할 수 있고, 이것은 비결정질일 수 있고, 스퍼터링된 막들에 비하여, 보다 엄격한 두께 및 조성 제어를 갖고, 평탄한 표면을 가질 수 있다. 그러한 산화막들은, 그것의 표면이 보다 평탄하고, 손상이 감소되고, 그 결과 누출 전류가 감소됨으로 인해, 물리 퇴적 방법, 또는 전형적인 화학 층 퇴적에 비하여 향상된 전기 특성을 제공할 수 있다. 또한, 그러한 강유전성 층들은 동일한 등가 산화막 두께를 갖는 산화실리콘 층보다 더 두꺼운 물리적 두께를 제공하고, 그 증가된 두께는 누출 전류를 감소시킬 수 있다. ALD 퇴적된 유전체 층의 특성은 전자 장치 및 시스템, MEM, 및 비휘발성 메모리 내의 유전체 층으로서의 응용을 허용한다. 게이트 산화물로서 ALD 지르코늄 치환된 티탄산바륨은 산화실리콘의 유전 상수보다 보다 실질적으로 더 높은 유전 상수(k)를 갖고, 따라서 이들 유전체 막은 동일한 물리적 두께의 SiO2 게이트 유전체보다 더 얇은 등가 두께 teq를 갖는다. 비교적 큰 물리적 두께를 갖는 막들은 유전체의 전기 특성을 향상시킨다.
여기서는 특정 실시예들이 예시되고 설명되었지만, 당업자는 동일한 목적을 달성하기 위해 의도되는 임의의 구성 배열이 제시된 특정 실시예들 대신에 이용될 수 있다는 것을 알 것이다. 본 출원은 본 발명의 실시예들의 임의의 개조 및 변동을 포함하도록 의도되어 있다. 상기 설명은 제한이 아니라 예시를 위한 것이고, 여기서 이용되는 표현 또는 용어는 제한을 위한 것이 아니라 설명을 위한 것임을 이해해야 한다. 상기 실시예들의 조합들 및 다른 실시예들은 상기 설명을 숙독한 당업자에게 명백할 것이다. 본 발명의 범위는 상기 구조들 및 제조 방법들의 실시예들이 이용되는 임의의 다른 응용들을 포함한다. 본 발명의 실시예들의 범위는 첨부된 청구항들과 함께, 그러한 청구항들의 권리가 주어지는 균등물들의 전체 범위와 관련하여 결정되어야 한다.

Claims (26)

  1. 미리 정해진 온도에서 원자층 퇴적(atomic layer deposition)에 의해 기판 상에 유전체 층을 형성하는 단계 - 상기 유전체 층은 적어도 하나의 산화티타늄 층, 하나의 산화바륨 층 및 하나의 산화지르코늄 층을 포함함 -;
    비휘발성 메모리 또는 마이크로-기계 장치(micro-mechanical device) 중 하나를 형성하기 위해 티타늄 및 바륨에 대한 지르코늄의 백분율을 조정하는 단계;
    상기 유전체 층을 어닐링(annealing)하는 단계; 및
    상기 유전체 층 상에 전기 도전층을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 미리 정해진 온도는 100℃ 내지 275℃의 범위에 있는 방법.
  3. 제1항에 있어서,
    상기 기판은 상기 유전체 층 아래에 배치된 도전층을 포함하는 방법.
  4. 제1항에 있어서,
    상기 유전체 층은 개별 원자층 퇴적 사이클들에 의해 형성된 복수의 층을 포함하고, 상기 복수의 개별 원자층 퇴적 사이클들의 단일 층을 형성하기 위해 500℃ 미만의 온도에서 적어도 하나의 어닐링이 행해지는 방법.
  5. 제4항에 있어서,
    각각의 개별 원자층 퇴적 사이클은 두께가 0.12 nm인 연속 단층(continuous monolayer)인 층을 형성하는 방법.
  6. 제1항에 있어서,
    상기 적어도 하나의 산화티타늄 층 및 하나의 산화지르코늄 층은 원자수 기준으로 10% 내지 40%의 티타늄에 대한 지르코늄의 비를 갖는 방법.
  7. 제1항에 있어서,
    상기 원자층 퇴적은 바륨 비스(펜타메틸 시클로펜타디에닐), 테트라키스(디에틸 아미노) 지르코늄, 테트라키스(디에틸 아미노) 티타늄, 지르코늄 테트라클로라이드, 티타늄 테트라클로라이드, 티타늄 테트라이소프록사이드, 지르코늄 테트라이소프록사이드, 지르코늄 터셔리(tertiary)-부톡사이드, 및 티타늄 터셔리-부톡사이드를 포함하는 목록으로부터 선택된 전구체들을 포함하는 방법.
  8. 제6항에 있어서,
    상기 유전체 층은 250 내지 500의 유전 상수 값을 얻도록 선택된 지르코늄 대 티타늄 비를 갖는 방법.
  9. 삭제
  10. 제1항에 있어서,
    상기 원자층 퇴적은 수증기, 산화질소, 과산화수소, 오존 및 산소를 포함하는 목록으로부터 선택된 반응물들을 포함하는 방법.
  11. 제1항에 있어서,
    상기 유전체 층은 확산 장벽에 의해 상기 기판으로부터 분리되는 방법.
  12. 제1항에 있어서,
    상기 유전체 층은 먼저 비활성 분위기, 질소, 아르곤, 헬륨, 산화 분위기, 산소, 오존, 산화질소, 과산화수소, 수증기, 공기, 환원 분위기(reducing ambient) 및 형성 가스(forming gas) 중 적어도 하나에서, 5분 미만의 시간 동안 500℃ 미만의 온도에서 어닐링되는 방법.
  13. 제8항에 있어서,
    상기 유전체 층은 미리 정해진 제1 수의 개별 원자층 퇴적 사이클들에 의해 결정된 두께를 갖는 산화티타늄의 제1 층, 미리 정해진 제2 수의 개별 원자층 퇴적 사이클들에 의해 결정된 제2 두께를 갖는 산화지르코늄의 제2 층, 및 미리 정해진 제3 수의 개별 원자층 퇴적 사이클들에 의해 결정된 두께를 갖는 산화바륨의 제3 층으로 형성되고, 상기 제1, 제2 및 제3 층들은 미리 정해진 조성 및 두께를 갖는 합성층을 형성하고, 최종 막 두께가 얻어질 때까지 상기 제1, 제2 및 제3 층들의 퇴적을 반복하는 방법.
  14. 제13항에 있어서,
    상기 어닐링의 결과로 상기 미리 정해진 조성 및 두께를 갖는 단일 균일 막이 생성되는 방법.
  15. 삭제
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