CN103021862A - 具有低温除氧的金属栅极器件 - Google Patents
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Abstract
本发明公开了一种具有金属栅极的半导体器件。器件包括：半导体衬底，位于半导体衬底上方的源极部件和漏极部件，以及位于半导体衬底上方并且设置在源极部件和漏极部件之间的栅叠层。栅叠层包括：界面层(IL)，形成在半导体衬底上方的高k(HK)介电层，形成在HK介电层顶部的除氧金属，通过使用低温除氧技术形成的改变的等效氧化层厚度(EOT)以及沉积在除氧金属层上方的金属栅叠层。本发明还提供了一种具有低温除氧的金属栅极器件。
Description
技术领域
本发明一般地涉及半导体领域，更具体地来说，涉及一种具有金属栅叠层的半导体器件。
背景技术
当通过各种技术节点按比例缩小例如金属氧化物半导体场效晶体管(MOSFET)的半导体器件的时候，已经使用多种技术来提高器件的性能。一种技术是高介电常数(HK)材料和金属栅极(MG)方案。另实例是使用应变的半导体衬底。在实施HK/MG方案中，例如，通过使用除氧金属技术来适当地改变等效氧化层厚度很重要。这种技术使用高温处理来触发除氧效果。期望对于这种技术提供额外的改进。
发明内容
本发明的一种广泛形式涉及制造具有金属栅极的半导体器件的工艺。示例性半导体器件包括：半导体衬底、界面层(IL)、形成在半导体上方的HK介电层、形成在HK介电层顶部的除氧金属层、通过使用低温除氧技术改变的等效氧化层厚度(EOT)以及沉积在除氧金属层上方的金属栅叠层。
本发明的另一种广泛形式涉及制造具有金属栅极的半导体器件的工艺，该半导体器件包括：半导体衬底、形成在半导体衬底上方的IL、形成在IL上方的HK介电层、沉积在HK层上方的除氧金属层、通过使用低温除氧改变EOT、沉积在除氧金属层上方伪栅极层、形成伪栅极结构、沿着伪栅极侧壁形成的隔离件、形成与伪栅极结构对准的源极区和漏极区、去除伪栅极结构以形成栅极沟道以及形成在栅极沟道中金属栅叠层。
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种形成具有金属栅叠层的半导体器件的方法，所述方法包括：提供半导体衬底；在所述半导体衬底上方沉积界面层(IL)；在所述IL上方沉积高k(HK)介电层；通过使用低温除氧技术在所述HK介电层上方沉积除氧金属层来改变等效氧化层厚度(EOT)；以及在所述除氧金属层上方沉积金属栅叠层。
在该方法中，所述低温除氧技术包括：在低于大约500℃的沉积温度下，在所述HK介电层上方沉积所述除氧金属层。
在该方法中，沉积所述除氧金属层包括在大约20℃到大约500℃的沉积温度范围内的PVD工艺。
在该方法中，沉积所述除氧金属层包括在大约20℃到大约500℃的沉积温度范围内的CVD工艺。
在该方法中，所述除氧金属层包括金属化合物，并且进一步地，其中，通过控制沉积条件来形成所述金属化合物。
在该方法中，所述除氧金属层包括富含Ti的TiN，并且进一步地，其中，通过在PVD工艺中控制N2气体流量，使Ti与N的比例范围为大约1.2至1.8。
在该方法中，在所述除氧金属层沉积的过程中，将所述IL转化为纯硅层。
在该方法中，通过外延生长形成所述纯硅层，并且进一步地，其中，所述外延生长的纯硅成为所述半导体器件中的沟道区域的一部分。
在该方法中，在所述除氧金属层沉积的过程中，将所述IL转化为IL/HK混合层。
根据本发明的另一方面，提供了一种形成具有金属栅叠层的半导体器件的方法，所述方法包括：提供半导体衬底；在所述半导体衬底上方形成化学氧化物界面层(IL)；在所述化学氧化物IL上方沉积高k(HK)介电层；在大约20℃到大约500℃的沉积温度范围内，在所述HK介电层上方沉积除氧金属TiN层；以及在所述除氧金属TiN层上方沉积金属栅叠层。
在该方法中，通过含H2O2的溶液形成所述化学氧化物IL。
在该方法中，所述HK介电层包括通过ALD技术形成的HfO2。
在该方法中，在大约350℃的沉积温度下通过PVD技术形成所述除氧金属TiN层。
在该方法中，所述除氧金属TiN层中Ti与N的比为大约1.5∶1。
在该方法中，在沉积所述除氧金属TiN层的过程中，将所述化学氧化物IL转化为纯硅层。
在该方法中，外延生长所述纯硅，以及进一步地，其中，纯硅外延生长成为所述器件中的沟道区域的一部分。
在该方法中，在大约室温下，通过PVD技术沉积所述除氧金属TiN层。
在该方法中，在沉积所述除氧金属TiN层的过程中，将化学氧化物IL转化为IL/HK混合层。
根据本发明的又一方面，提供了一种形成具有金属栅叠层的半导体器件的方法，所述方法包括：提供半导体衬底；在所述半导体衬底上方沉积界面层(IL)；在所述IL上方沉积高k(HK)介电层；在大约20℃到大约500℃的沉积温度范围内在所述HK介电层上方沉积除氧金属层；在所述除氧金属层上方沉积金属栅叠层。
该方法进一步包括：在所述除氧金属层上方沉积伪栅极层；形成伪栅极结构；沿着所述伪栅极结构的侧壁形成隔离件；形成与所述伪栅极结构对准的源极区和漏极区；去除所述伪栅极结构以形成栅极沟道；以及在所述栅极沟道中沉积所述金属栅叠层。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的数量可以被任意增加或减少。
图1是用于制造根据本发明的多个方面构造的具有后HK/后金属栅极(MG)(HK last/metal gate(MG)last)结构的半导体器件的示例性方法的流程图；
图2至图8是根据图1的方法在多个制造阶段构造的具有后HK/后MG结构的半导体器件的示例性实施例的横截面图；
图9是用于制造根据本发明的多个方面构造的具有先HK/后MG(HKfirst/MG last)结构的半导体器件的另一示例性方法的流程图；
图10至图14是根据图9的方法在多个制造阶段构造的具有先HK/后MG结构的半导体器件的另一个实施例的横截面图。
具体实施方式
应当被理解，以下发明提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。此外，在以下描述中的在第二工艺前实施第一工艺可以包括紧接着第一工艺之后实施第二工艺，也可以包括在第一工艺和第二工艺之间实施其他的工艺的实施例。为了简单和清楚，可以以不同的比例任意绘制不同的部件。此外，在以下描述中的在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。
后HK/后MG处理方案
图1是方法100的一个示意性实施例的流程图，方法100用于制造根据本发明的多个方面构造的具有改变的EOT的HK/MG叠层的半导体器件。参考图2至图8描述方法100。后HK/后MG处理方案表示，已经在例如源极区和漏极区的形成过程中采用了高温处理之后，形成HK层和金属栅极。
方法100从步骤102开始，其中，提供半导体衬底210。衬底210包括硅。可选地，衬底可以包括锗、硅锗、砷化镓或其他适当半导体材料。也是可选地，半导体衬底210可以包括外延层。例如，衬底210可以具有覆盖本体半导体的外延层。此外，可以使衬底210产生应变以提高性能。例如，外延层可以包括与本体半导体的材料不同的半导体材料，例如通过包括选择性外延生长(SEG)的工艺形成的覆盖体硅的硅锗层或者覆盖体硅锗的硅层。此外，衬底210可以包括例如掩埋介电层的绝缘体上硅(SOI)结构。也是可选地，衬底可以包括例如埋氧(BOX)层的掩埋介电层，例如通过被称作注氧隔离(SIMOX)技术、晶圆接合、SEG或者其他合适方法形成。实际上，各个实施例可以包括多种衬底结构和材料中的任意一种。
在图2中，衬底210也包括多个隔离部件，这些隔离部件可以包括不同结构，并且可以由不同的处理技术来形成。例如，隔离部件可以包括浅沟道隔离(STI)部件220。STI的形成可以包括：在衬底210中蚀刻沟道(未示出)，以及通过例如二氧化硅、氮化硅或者氮氧化硅的绝缘材料填充沟道。填充的沟道可以具有多层结构，例如热氧化衬垫层和填充沟道的氮化硅。作为例子，可以使用以下的工艺顺序来制造STI结构，例如：生长焊垫氧化物，形成低压化学汽相沉积(LPCVD)氮化物层，使用光刻胶和掩模来图案化STI开口，在衬底中蚀刻沟道，可选地生成热氧化沟道衬垫来改善沟道界面，通过CVD氧化物填充沟道，使用化学机械抛光(CMP)来回蚀多余的氧化物。
继续参考图2，通过注入技术形成例如P型阱230和N型阱235的各个掺杂区域。P型掺杂衬底210的部分，并且形成P型阱230，可以在P型阱230处制造N沟道器件。类似地，N型掺杂衬底210的部分，并且形成N型阱235，可以在N型阱235处制造P沟道器件。用例如硼或BF2的P型掺杂物和/或例如磷或砷的N型掺杂物来掺杂掺杂区域。掺杂区域可以以P型阱结构、以N型阱结构，以双阱结构或者使用凸起的结构形成在衬底210的正上方。
通过热氧化、化学氧化、CVD、ALD或者任何合适的方法在衬底210上方设置例如SiO2或SiON的伪氧化物层240。此后，通过沉积技术在伪氧化物层240上方设置例如多晶硅层的伪栅极层245。可选地，可以任选地形成非晶硅层来代替多晶硅层。如图2所示，图案化伪氧化物层240和伪栅极层245来形成伪栅极叠层。
继续参考图2，通过例如一次或多次离子注入的合适技术来形成源极区和漏极区250和251。源极区和漏极区250可以进一步包括：轻掺杂源极/漏极(LDD)区，基本上与伪栅叠层对准；和重掺杂源极250和漏极251(S/D)区，基本上与相关的栅极侧壁隔离件260对准，稍后将在下文中对其进行描述。
在伪栅极结构的侧壁上形成栅极侧壁隔离件260。栅极侧壁隔离件260可以包括例如二氧化硅的介电材料。可选地，栅极侧壁隔离件260可以包括氮化硅、碳化硅、氮氧化硅或者其组合。通过电介质沉积和干蚀刻工艺形成栅极侧壁隔离件260。在形成了栅极侧壁隔离件260之后，使用外延生长工艺来制造区域270。例如，可以使用蚀刻工艺来使衬底210凹进，可以使用外延生长工艺来生长区域270。区域270位于PFET器件中并且可以包括SiGe。然而，可以通过不同的实施例使用其他合适的材料。
在形成了源极区和漏极区(S/D)250和251之后，可以实施一次或多次退火工艺来激活(activate)S/D区域。退火工艺包括快速热退火(RTA)、激光退火工艺或者其他合适的退火工艺。作为例子，高温热退火步骤可以应用在900℃至1100℃范围内的温度，但是其他实施例可以使用在不同范围内的温度。此外，本实施例可以包括“尖峰”退火工艺，该退火工艺具有非常短的持续时间。
继续参考图2，在半导体衬底210和伪栅叠层上方形成层间介电层(ILD)280。实施化学机械抛光(CMP)工艺来去除多余的ILD 280，使得暴露伪栅极层245。另外地或者可选地，可以在伪栅极层245顶部形成硬掩膜。实施CMP工艺来暴露硬掩膜，然后实施例如浸渍湿蚀刻的蚀刻工艺来去除硬掩膜，暴露伪栅极层245。
如图3所示，方法100前进至步骤104，其中，实施蚀刻工艺以去除位于NFET和PFET中的伪栅极层245，在NFET区和PFET区中形成栅极沟道282。蚀刻技术可以包括干蚀刻、湿蚀刻或者干蚀刻和湿蚀刻的组合。在去除伪栅极层245来暴露衬底表面之后，也可以通过使用例如HF湿蚀刻或其他合适工艺来去除伪氧化物层240。
如图4所示，方法100前进至步骤106，其中，在栅极沟道282上方沉积界面层(IL)285和HK介电层290。IL 285可以包括二氧化硅(SiO2)层。可选地，IL 285可以任选地包括HfSiO或SiON。可以通过原子层沉积(ALD)、化学汽相沉积(CVD)、热氧化、湿氧化、自由基氧化(RadOx)、或者其组合来形成IL 285。在所描述的实施例中，IL 285包括具有羟基的化学物质SiO2层。通过IL 285的表面上的羟基，可以提高随后生长的氧化物层的质量。可以在例如SCl、SC2以及SPM的含H2O2的溶液中形成化学物质SiO2。IL 285的厚度大约为1纳米。
继续参考图4，可以通过ALD、CVD、金属有机CVD(MOCVD)、PVD、热氧化及其组合或者其他合适的技术在IL 285上方形成HK介电层290。HK介电层290可以包括两层或三层高k膜，例如HfOx。可选地，HK介电层290可以任选地包括其他HK电介质，例如：LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物或者其他合适的材料。在所描述的实施例中，HK层290包括HfO2，该HK层具有1nm到2nm的厚度范围并且通过ALD沉积该HK层。
作为可选实例，HKMG叠层使用具有大约1nm厚度的SiO2界面层(IL)来生长ALD高K(HK)膜。可以通过具有1nm的EOT的IL来限制HKMG叠层的EOT缩放比例。为了用于22nm技术节点，将EOT按比例缩小到0.6纳米以下，可能需要去除IL层。一种这样的IL去除的技术是除氧覆盖金属(scavenging eapping metal)技术。除氧覆盖金属技术在HK层上沉积除氧金属或者金属化合物。选择的除氧覆盖金属具有比HK层和IL层更强的氧亲和力(oxygen affinity)。除氧覆盖金属在例如在1000℃左右的源极/漏极退火的高温处理中从HK和IL去除氧以及形成HK/IL混合层来改变EOT。例如，在高温退火的过程中，可以形成HK/IL混合层并且因此通过0nm IL来实现改变EOT。HK/IL混合层通常是中K(K～10)的硅酸盐材料，例如HfSiO4或ZrSiO4。由于HKMG叠层将经受高温退火工艺，所以这种方法可以与先HK方案结合(align with)。
如图5所示，方法100前进至步骤108。为了与后HK处理方案结合，在步骤108中描述了低温清除技术，而不是使用高温退火工艺。通过在低于800℃的沉积温度范围(例如从大约20℃到大约500℃)内，在HK层290上方形成除氧金属层310来实施低温除氧技术。沉积温度在沉积工艺过程中在触发从HK/IL中清除氧作用中起作用。除氧金属310可以包括金属和金属化合物，例如Ti、Hf、Zr、Zn、Ga、In、Cr和TiN。沉积技术可以包括PVD、CVD、MOCVD或任何合适的技术。低温去除技术可以进一步包括通过控制例如气体流速的沉积条件来改变除氧金属化合物的化学配比。如图6所示，通过使用低温除氧技术，可以将IL完全转化为外延生长的纯硅层315并且可以实现零IL。因此，可以通过HK层的EOT来限定电介质叠层的最终EOT。此外，如图7所示，外延生长的纯硅层315在沟道区域中生长并且成为沟道的一部分。可选地，低温去除技术可以通过调节除氧金属的氧亲和力和/或沉积温度来将IL转化为IL/HK混合层。作为例子，除氧金属包括在室温下通过PVD技术所形成的TiN。可以将IL转化为IL/HK混合层。
在所描述的实施例中，除氧金属310包括在大约350度的沉积温度下通过PVD技术所形成的TiN。在另一个实施例下，除氧金属层310包括：通过控制例如N2流量的PVD沉积条件所形成的富含Ti的TiN(Ti richTiN)。富含Ti的TiN中Ti与N的比例范围是1.2至1.8。作为例子，除氧金属层310中的Ti与N的比例为大约1.5比1。可以将IL 285完全转化为外延生长的纯硅层315。观察到零IL并且将EOT按比例缩小到大约
。器件的电气性能示出表现较好的C-V曲线并且对于Jg-CET沟道具有三个数量级的大幅栅极泄露(Jg)减少。就成本效率而言，可以在具有现有的HKMG材料和工具箱的制造生产中实现低温去除技术。
方法100前进至步骤110，其中，如图8所示，形成n型金属栅叠层350A(在NMOS中)以及形成p型金属栅叠层350B(在PMOS中)。可以单独地或者同时地形成金属栅叠层350A和350B。金属栅叠层350A和350B可以包括功函(WF)层、阻挡层、填充金属层、衬垫层、浸润层以及粘附层。此外，N型金属栅叠层350A可以包括具有足够低的EWF值的单金属层结构或者多金属层结构，例如Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr及其组合。P型金属栅叠层350B可以包括具有足够高的有效功函(EWF，effective work function)值的单金属层结构或者多金属层结构，例如TiN、TaN、Ru、Mo、Al、WN及其组合。可以通过ALD、PVD、CVD或其他合适的工艺来形成金属栅叠层350A和350B。作为例子，可以沉积Ti层来用作浸润层，该浸润层用于随后Al填充。可以通过PVD或者其他合适的工艺来形成Ti层。作为另一个例子，填充金属可以包括Al，并且Al层可以通过CVD、PVD、或者其他合适的技术形成，可选地，填充金属层可以包括铜(Cu)和钨(W)。
作为例子，形成N型MG叠层350A可以包括形成氮化钽(TaN)层；以及在TaN层上方形成TiAl层和TiAlN层中的一个。形成P型MG叠层350B可以包括形成氮化钽(TaN)层；在TaN层上方形成氮化钨(WN)层；以及在WN层上形成TiAl层和TiAlN层中的一个。在一个实施例中，通过使用化学汽相沉积(CVD)工艺或者其他合适的工艺来沉积金属层。通过公开的方法，形成具有不同组成和结构的NFET和PFET的金属栅叠层。单独调节NFET和PFET区域的功函。优化和提高了NMOSFET和PMOSFET的性能。
继续参考图8，可以在不同的金属层上实施化学机械抛光(CMP)工艺来平坦化NMOS和PMOS器件。CMP工艺可以具有金属层到介电层280的高选择性。如图8所示，CMP工艺为金属栅叠层350A、350B以及ILD层280提供基本平坦的表面。
方法100可以进一步包括形成多层互连。多层互连(未示出)可以包括例如常规的通孔或接触的垂直互连，以及例如金属线的水平互连。各种互连部件可以通过包括铜、钨和硅化物的多种导电材料来实施。在一个例子中，使用镶嵌工艺来形成与铜相关的多层互连结构。在另一个实施例中，使用钨以在接触孔中形成钨塞。
先HK以及后MG处理方案
图9是示例性方法300的一个实施例的流程图，方法300用于制造根据本发明的多个方面构造的具有先HK/后MG的半导体器件。参考图10至图14描述方法300。先HK工艺表示，在形成NFET和PFET的源极区和漏极区之前形成HK层，其中采用了高温处理。
如图10所示，方法300从步骤302开始，其中，提供半导体衬底210。衬底210包括STI 220、P型阱230以及N型阱235。STI 220、P型阱230以及N型阱235的形成在很多方面与图2相似。
方法300前进至步骤304，其中，如图11所示，在衬底210上方沉积IL层285和HK层290、使用低温去除技术的除氧金属层310以及伪栅极层245。IL层285、HK层290、除氧金属层310以及伪栅极层245的形成在很多方面与图2、图4以及图5相似。在所描述的实施例中，除氧金属310包括在大约350℃的沉积温度下通过PVD技术所形成的TiN。在另一个实施例下，除氧金属层310包括通过控制例如N2流量的PVD沉积条件形成的富含Ti的TiN。富含Ti的TiN中Ti与N的比例范围是1.2至1.8。可以将IL 285完全转化为外延生长的纯Si层315。
方法300前进至步骤306，其中，如图11所示，在衬底210上方形成栅叠层340A和340B。栅叠层340A和340B包括外延生长的纯硅层315、HK层290、除氧金属层310以及伪栅极层245。通过图案化和蚀刻技术形成栅叠层340A和340B。
继续步骤306，如图12所示，形成栅极隔离件260、NFET的源极区/漏极区250、PFET的源极区/漏极区251、270、以及ILD层280。通过参考图2的实施例所述沉积技术、蚀刻技术、注入技术、退火技术、外延生长技术、CMP技术来形成栅极隔离件260、NFET的源极区/漏极区250、PFET的源极区/漏极区251和270以及ILD280。
方法300前进至步骤308，其中，如图13所示，去除伪栅极层245。可以通过干蚀刻、湿蚀刻或者干蚀刻和湿蚀刻的组合来去除伪栅极245。例如，湿蚀刻工艺可以包括暴露在含氢氧化物的溶液(例如氢氧化铵)、去离子水、和/或其他合适的蚀刻溶液中。
方法300前进至步骤309，其中，如图14所示，在NMOS上形成n型MG叠层350A和在PMOS上形成p型MG叠层350B。参考图8的实施例形成上述n型MG叠层350A和p型MG叠层350B。实施CMP来平坦化NMOS器件和PMOS器件。
方法300可以进一步包括形成多层互连。多层互连(未示出)可以包括例如常规的通孔或接触的垂直互连，以及例如金属线的水平互连。多种互连部件可以通过包括铜、钨和硅化物的多种导电材料实施。在一个例子中，使用镶嵌工艺来形成与铜相关的多层互连结构。在另一个实施例中，使用钨以在接触孔中形成钨塞。
以上概述了多个实施例的特征，使得本领域技术人员可以更好地理解本发明的多个方面。本领域技术人员应该想到，他们可以容易地使用本发明作为基础来设计或修改用于执行在此介绍的实施例的相同目的和/或实现相同优点的其他处理和结构。本领域技术人员还将认识到，这种等效结构没有脱离本发明的主旨和范围，并且他们可以在不脱离本发明的主旨和范围的情况下进行多种改变、替换、和更改。
Claims (10)
1.一种形成具有金属栅叠层的半导体器件的方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上方沉积界面层(IL)；
在所述IL上方沉积高k(HK)介电层；
通过使用低温除氧技术在所述HK介电层上方沉积除氧金属层来改变等效氧化层厚度(EOT)；以及
在所述除氧金属层上方沉积金属栅叠层。
2.根据权利要求1所述的方法，其中，所述低温除氧技术包括：在低于大约500℃的沉积温度下，在所述HK介电层上方沉积所述除氧金属层。
3.根据权利要求2所述的方法，其中，沉积所述除氧金属层包括在大约20℃到大约500℃的沉积温度范围内的PVD工艺。
4.根据权利要求2所述的方法，其中，沉积所述除氧金属层包括在大约20℃到大约500℃的沉积温度范围内的CVD工艺。
5.根据权利要求1所述的方法，其中，所述除氧金属层包括金属化合物，并且进一步地，其中，通过控制沉积条件来形成所述金属化合物。
6.根据权利要求3所述的方法，其中，所述除氧金属层包括富含Ti的TiN，并且进一步地，其中，通过在PVD工艺中控制N2气体流量，使Ti与N的比例范围为大约1.2至1.8。
7.根据权利要求1所述的方法，其中，在所述除氧金属层沉积的过程中，将所述IL转化为纯硅层。
8.根据权利要求7所述的方法，其中，通过外延生长形成所述纯硅层，并且进一步地，其中，所述外延生长的纯硅成为所述半导体器件中的沟道区域的一部分。
9.一种形成具有金属栅叠层的半导体器件的方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上方形成化学氧化物界面层(IL)；
在所述化学氧化物IL上方沉积高k(HK)介电层；
在大约20℃到大约500℃的沉积温度范围内，在所述HK介电层上方沉积除氧金属TiN层；以及
在所述除氧金属TiN层上方沉积金属栅叠层。
10.一种形成具有金属栅叠层的半导体器件的方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上方沉积界面层(IL)；
在所述IL上方沉积高k(HK)介电层；
在大约20℃到大约500℃的沉积温度范围内在所述HK介电层上方沉积除氧金属层；
在所述除氧金属层上方沉积金属栅叠层。
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