CN104752427B

CN104752427B - 一种hkmg器件及其制备方法

Info

Publication number: CN104752427B
Application number: CN201310740795.5A
Authority: CN
Inventors: 倪景华; 李凤莲
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-12-27
Filing date: 2013-12-27
Publication date: 2018-03-02
Anticipated expiration: 2033-12-27
Also published as: CN104752427A

Abstract

本发明涉及半导体制造技术领域，尤其涉及一种HKMG器件及其制备方法，在进行后栅极工艺时，于层间介质层平坦化工艺步骤形成的器件结构基础上，通过先移除样本栅，再继续涂覆深紫外线吸收氧化材料层，并利用光刻、刻蚀工艺，刻蚀PFET器件区域中的深紫外线吸收氧化材料层至衬底中，以部分刻蚀衬底形成衬底凹槽，并于该衬底凹槽中继续生长SiGe层、Si层和绝缘层后，于该绝缘层的上表面继续后续的双金属栅极工艺，以最终形成具有SiGe沟道的MOSFET器件；采用上述工艺制备的MOSFET，其在提供满足工艺需求的低阈值电压的同时，还能够有效的抑制HKMG器件的短沟道效应。

Description

一种HKMG器件及其制备方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种HKMG器件及其制备方法。

背景技术

目前，随着MOSFET的尺寸趋于小型化，低漏电(low leakage)高介电常数介质金属栅极(High-K Metal Gate，简称HKMG)技术被广泛应用于MOSFET中，但由于栅极与沟道间带边沿功函数不匹配(Not band edge-matched，简称NBEM)，使得采用HKMG技术制备的MOSFET器件虽然能够提供较低的阈值电压(low threshold voltage)，但同时也会产生严重的短沟道效应(short-channel effects，简称SCE)。

在实际生产工艺中，不仅在单金属栅工艺(single-metal-gate technologies)中会产生上述的问题(即采用HKMG技术制备的MOSFET在提供低阈值电压的同时还会产生严重的SCE问题)，且在进行双金属栅工艺(dual-metal-gate technologies)的BEM(band edge-matched)栅极结构P型晶体管(PFET)的制备工艺时，也会产生上述的短沟道效应(SEC)。

为了解决上述的问题，传统的工艺中是采用超薄体结构(ultrathin-body，简称UTB)来抑制低阈值电压(low-Vt)NBEM器件的短沟道效应(SCE)，或通过采用SiGe材料来调整PFETs(p-channel field effect transistors)的沟道功函数以获得低阈值电压；但上述的工艺均不能彻底的解决HKMG器件的短沟道效应，尤其是PFET器件还会因为负偏压温度不稳定性(negative bias temperature instability，简称NBTI)而引起电学参数退化。

在实际的生产工艺中发现，现有的技术方案均不能彻底的解决HKMG器件的短沟道效应，尤其是PFET器件还会因为负偏压温度不稳定性引起电学参数退化等问题。

发明内容

针对上述技术问题，本申请提供了一种HKMG器件，其中，所述HKMG器件至少包括一具有PFET器件区域的衬底，所述PFET器件区域中包括源区和漏区，且位于所述PFET器件区域中的衬底上还设置有第一金属栅极结构；

所述第一金属栅极结构与所述衬底之间按照从上至下顺序还依次设置有绝缘层、Si层和SiGe层；

其中，所述绝缘层、所述Si层和所述SiGe层均位于所述源区和所述漏区之间的PFET器件区域中。

上述的HKMG器件，其中，所述Si层和所述SiGe层均嵌入设置于所述硅衬底中，且所述Si层的上表面低于所述衬底的上表面。

上述的HKMG器件，其中，所述第一金属栅极结构包括第一金属栅极、第一侧墙和第一金属栅的栅介质层，所述第一金属栅极覆盖所述第一金属栅的栅介质层的上表面，所述第一侧墙覆盖所述第一金属栅极和所述第一金属栅的栅介质层的侧壁；

其中，所述Si层覆盖所述SiGe层的上表面，所述绝缘层覆盖所述Si层的上表面，所述第一金属栅的栅极介质层覆盖所述绝缘层的上表面。

上述的HKMG器件，其中，所述衬底上还设置有NFET器件区域，且位于所述NFET器件区域的衬底上还设置有第二金属栅极结构；

所述第二金属栅极结构包括第二金属栅极、第二侧墙和第二金属栅的栅介质层，所述第二金属栅极覆盖所述第二金属栅的栅介质层的上表面，所述第二侧墙覆盖所述第二金属栅极和所述第二金属栅的栅介质层的侧壁，且所述第二金属栅的栅介质层和所述第二侧墙均位于所述NFET器件区域中衬底的上表面。

上述的HKMG器件，其中，所述器件还包括一层间介质层，所述层间介质层覆盖所述衬底的表面，且所述第一金属栅极结构和第二金属栅极结构均嵌入设置于所述层间介质层中。

上述的HKMG器件，其中，所述第一金属栅的栅介质层和所述第二金属栅的栅介质层的材质均为高介电常数材料。

上述的HKMG器件，其中，所述器件还包括一衬底凹槽，所述衬底凹槽设置于所述PFET器件区域中的衬底上，且所述SiGe层覆盖所述衬底凹槽的底部表面；

其中，且所述衬底凹槽的深度为

上述的HKMG器件，其中，所述衬底为硅衬底，且所述源区为非晶硅源区，所述漏区为非晶硅漏区。

上述的HKMG器件，其中，所述SiGe层的厚度为

上述的HKMG器件，其中，所述Si层的厚度为

本申请还提供了一种HKMG器件的制备方法，其中，所述方法包括以下步骤：

提供一半导体结构，且该半导体结构的PFET器件区域中的衬底上设置有第一栅介质层和第一样本栅；

去除所述第一样本栅后，于所述半导体结构上涂覆深紫外线吸收氧化材料层；

继续采用光刻、刻蚀工艺去除位于PFET器件区域中的深紫外线吸收氧化材料层，以将所述第一栅介质层暴露；

刻蚀所述第一栅介质层至所述衬底中，形成衬底凹槽；

于所述衬底凹槽的底部表面依次生长SiGe层和Si层后，制备一绝缘层覆盖所述Si层的表面；

于所述绝缘层的上表面依次制备第三栅介质层和第一金属栅极。

上述的HKMG器件的制备方法，其中，所述半导体结构还包括NFET器件区域，且所述NFET器件区域中设置有第二样本栅结构，所述PFET器件区域设置有第一样本栅结构；

所述第一样本栅结构包括所述第一栅介质层、所述第一样本栅和第一侧墙；

所述第二样本栅结构包括第二栅介质层、第二样本栅和第二侧墙。

上述的HKMG器件的制备方法，其中，所述方法还包括：

同时去除所述第一样本栅和所述第二样本栅，以于所述PFET器件区域形成第一样本栅凹槽，于所述NFET器件区域形成第二样本栅凹槽；

涂覆所述深紫外线吸收氧化材料层充满所述第一样本栅凹槽和所述第二样本栅凹槽后，对所述深紫外线吸收氧化材料层进行固化工艺；

旋涂光刻胶覆盖所述深紫外线吸收氧化材料层的上表面，曝光、显影后，去除位于所述PFET器件区域中的光刻胶，并以剩余的光刻胶为掩膜，依次刻蚀位于所述PFET器件区域中的深紫外线吸收氧化材料层和所述第一栅介质层至所述衬底中，形成所述衬底凹槽；

继续去除剩余的光刻胶和剩余的深紫外线吸收氧化材料层。

上述的HKMG器件的制备方法，其中，所述方法还包括：

在所述第三栅介质层的上表面制备所述第一金属栅极的同时，于所述第二栅介质层的上表面制备第二金属栅极。

上述的HKMG器件的制备方法，其中，所述方法还包括：

采用干法刻蚀工艺和/或湿法刻蚀工艺去除所述第一样本栅和所述第二样本栅。

上述的HKMG器件的制备方法，其中，所述衬底为硅衬底，且所述PFET器件区域中还设置有非晶硅源/漏区。

上述的HKMG器件的制备方法，其中，所述衬底凹槽的深度为

上述的HKMG器件的制备方法，其中，所述SiGe层的厚度为

上述的HKMG器件的制备方法，其中，所述Si层的厚度为

上述的HKMG器件的制备方法，其中，采用浓度为5％～60％的Ge制备所述SiGe层。

综上所述，由于采用了上述技术方案，本申请一种HKMG器件及其制备方法，在进行后栅极(Gate-last)工艺时，于层间介质层(Inter Layer Dielectrics，简称ILD)平坦化工艺步骤形成的器件结构基础上，先移除样本栅，再继续涂覆深紫外线吸收氧化材料层，并利用光刻、刻蚀工艺，刻蚀PFET器件区域中的深紫外线吸收氧化材料层至衬底中，以部分刻蚀衬底形成衬底凹槽，并于该衬底凹槽中继续生长SiGe层、Si层和绝缘层后，于该绝缘层的上表面继续后续的双金属栅极工艺，以形成具有SiGe沟道的MOSFET器件；该具有SiGe沟道的MOSFET器件，其在提供满足工艺需求的低阈值电压的同时，能够有效的抑制HKMG器件的短沟道效应，且还可改善PEFT的负偏压温度不稳定性引起的电学参数退化，进一步提高PFET中的载流子迁移率，降低器件的漏电流。

附图说明

图1是本申请一种HKMG器件中一实施例的结构示意图；

图2～8是本申请一种HKMG器件的制备方法中一实施例的流程结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式作进一步的说明：

图1是本申请一种HKMG器件中一实施例的结构示意图；如图1所示，一种HKMG器件，包括设置有PFET器件区域1’和NFET器件区域2’的衬底(图中未标示)，且该衬底包括位于NFET器件区域2’中的第二衬底4’和位于PFET器件区域1’中第一金属栅的衬底3’，且该第一金属栅的衬底3’具有衬底凹槽5’，该衬底凹槽5’的深度(即该衬底凹槽5’底部表面与该第一金属栅的衬底3’的上表面之间的距离)优选的为(如或等)。

一SiGe层6’嵌入设置于上述的衬底凹槽5’中，且该SiGe层6’的上表面还覆盖有Si层7’(即SiGe层6’的上表面被该Si层7’全部覆盖)，材质为绝缘材料的绝缘层8’覆盖在上述Si层7’的上表面(即该Si层7’的上表面被绝缘层8’全部覆盖)；其中，可通过采用浓度为5％～60％(如5％、20％、35％、55％或60％等)的Ge于该衬底凹槽5’的底部表面进行生长工艺，以制备该SiGe层6’。

优选的，上述Si层7’的上表面低于第一金属栅的衬底3’的上表面(即SiGe层6’和Si层7’的厚度值之和要小于衬底凹槽5’的深度值)，且SiGe层6’的厚度可为(如或等)，Si层7’的厚度可为(如或等)。

优选的，PFET器件区域1’中的第一金属栅的衬底3’上还设置有第一金属栅极结构(该第一金属栅极结构覆盖上述的绝缘层8’的上表面)，NFET器件区域2’中的第二衬底4’的上表面设置有第二金属栅极结构，且一层间介质层13’覆盖在上述的第一金属栅的衬底3’和第二衬底4’暴露的表面(未被上述的第一金属栅极结构和第二金属栅极结构覆盖的衬底表面)，使得上述的第一金属栅极结构和第二金属栅极结构均嵌入设置于该层间介质层13’中，且该层间介质层13’仅覆盖上述第一金属栅结构和第二金属栅结构的侧壁表面。

优选的，于PFET器件区域1’中临近第一金属栅极结构的第一金属栅的衬底3’和层间介质层13’中还设置有非晶硅(如α-Si等)源/漏区12’。

进一步的，上述位于PFET器件区域1’中的第一金属栅极结构包括第一金属栅的栅介质层9’、第一金属栅极10’和第一侧墙11’，该第一金属栅的栅介质层9’覆盖绝缘层8’的上表面(即该绝缘层8’的上表面被第一金属栅的栅介质层9’全部覆盖)，第一金属栅极10’覆盖第一金属栅的栅介质层9’的上表面，第一侧墙11’覆盖第一金属栅极10’和第一金属栅的栅介质层9’的侧壁上，且该第一侧墙11’的底部表面还覆盖的在第一金属栅的衬底3’临近衬底凹槽5’的上表面上，层间介质层13’覆盖第一侧墙11’的弧形表面上，以使得整个第一金属栅极结构嵌入在层间介质层13’中；另外，第一金属栅极10’优选的可采用后栅极工艺的样本栅工艺制备。

同样的，上述位于NFET器件区域2’中的第二金属栅极结构包括第二栅介质层14’、第二金属栅极15’和第二侧墙16’，该第二栅介质层14’覆盖第二衬底4’的上表面(即该第二衬底4’的上表面被第二栅介质层14’部分覆盖，如该第二栅介质层14’覆盖在第二衬底4’栅极区域的上表面，而将位于源漏区的部分暴露)，第二金属栅极15’覆盖第二栅介质层14’的上表面，第二侧墙16’覆盖第二金属栅极15’和第二栅介质层14’的侧壁上，且该第二侧墙16’的底部表面还覆盖的在第二衬底4’临近第二介质层14’的上表面上，层间介质层13’覆盖第二侧墙16’的弧形表面上，以使得整个第二金属栅极结构也嵌入在层间介质层13’中；另外，第二金属栅极15’优选的也可采用后栅极(gate-last)工艺的样本栅工艺和上述第一金属栅极10’同时制备。

优选的，上述的第二栅介质层14’和第一金属栅的栅介质层9’的材质均为高介电常数(high-k)材料。

优选的，在PFET器件区域1’与NFET器件区域2’之间还设置有隔离结构(图中未标示)，如浅沟槽隔离结构(STI)等，以将PFET器件区域1’与NFET器件区域2’隔离。

图2～8是本申请一种HKMG器件的制备方法中一实施例的流程结构示意图；如图2～8所示，一种HKMG器件的制备方法，优选的该方法可应用于在65nm及其以下技术节点的工艺中，且上述的方法是基于后栅极(gate-last)工艺中层间介质层平坦化工艺(ILD CMP)步骤后形成的半导体结构的基础上，该方法具体包括：

首先，采用后栅极工艺于一硅(Silicon)衬底上进行样本栅的制备工艺，并于层间介质层(Inter Layer Dielectrics，简称ILD)的平坦化工艺(优选的，可采用化学机械研磨工艺(Chemical Mechanical Polishing，简称CMP)进行层间介质层的平坦化工艺)步骤后，形成如图1所示的半导体结构1。

如图2所示，上述的半导体结构1包括PFET(或PMOS)器件区域2和NFET(或NMOS)器件区域3(优选的，在PFET器件区域2与NFET器件区域3之间还设置有隔离结构，如浅沟槽隔离结构(STI)等)，且在PFET器件区域2中的第一衬底21上设置有第一样本栅结构，在PFET器件区域3中的第二衬底31上设置有第二样本栅结构；该第一样本栅结构包括位于第一衬底21上表面的第一栅介质层22，位于该第一栅介质层22上表面的第一样本栅(poly)23及位于第一样本栅23和第一栅介质层22侧壁的第一侧墙24；该第二样本栅结构包括位于第二衬底31上表面的第二栅介质层32，位于该第二栅介质层32上表面的第二样本栅(poly)33及位于第二样本栅33和第二栅介质层32侧壁的第二侧墙34；其中，上述的第一样本栅结构和第二样本栅结构均嵌入设置于平坦化后的层间介质层4中，且位于PFET器件区域2中，临近第一侧墙24的第一衬底21和层间介质层4中还设置有非晶硅(如α-Si等)源/漏区20。

其次，采用干法刻蚀工艺(dry process)和/或湿法刻蚀工艺(wet process)去除上述的第一样本栅23和第二样本栅33(poly removal in PFET and NFET area)，以于PFET器件区域2中形成第一样本栅凹槽25，于NFET器件区域3中形成第二样本栅凹槽35，即形成如图3所示的结构。

之后，涂覆深紫外线吸收氧化材料(Deep Ultra Violet Light AbsorbingOxide，简称DUO)覆盖半导体器件结构1的上表面，并于固化工艺后，形成充满上述的第一样本栅凹槽25和第二样本栅凹槽35的深紫外线吸收氧化材料层5，且该深紫外线吸收氧化材料层5还覆盖层间介质层4的上表面；继续旋涂光刻胶覆盖深紫外线吸收氧化材料层5的上表面，曝光、显影工艺后，去除多余的光刻胶，以于NFET器件区域3中形成覆盖在深紫外线吸收氧化材料层5表面的光阻层6(DUO and PR coating and Photo)，即形成如图4所示的结构。

然后，以上述的光阻6为掩膜刻蚀去除位于PFET器件区域2中的深紫外线吸收氧化材料层5后，并继续以该光阻6为掩膜刻蚀第一栅介质层22至第一衬底21中，以使得刻蚀后剩余的第一衬底211(相当于本申请记载的HKMG器件结构中的第一金属栅的衬底3’)暴露部分形成衬底凹槽26(DUO and Si etch back)，且该衬底凹槽26的深度H为(如或等)，该深度H表示剩余的第一衬底211的上表面与形成的衬底凹槽26底部表面之间的距离，即形成如图5所示的结构。

如图6所示，在上述的硅衬底刻蚀工艺，于PFET器件区域2中形成的衬底凹槽26之后，去除位于NFET器件区域3中的光阻层6和剩余的深紫外线吸收氧化材料层51，优选的可采用灰化工艺(Ashing process)等去除上述的光阻层6和剩余的深紫外线吸收氧化材料层51，进而形成图5所示的结构；继续采用浓度为5％～60％(如5％、15％、30％、50％或60％等)的Ge于上述的衬底凹槽26的底部表面生长厚度为(如或等)的SiGe层27，并继续于该SiGe层27的上表面生长厚度为(如或等)的Si层28(SiGeand Si growth)，优选的，生长的Si层28的上表面低于剩余的第一衬底211的上表面，进而形成如图7所示的结构。

最后，继续于PFET区域中的Si层28的上表面继续制备绝缘层29(Inter Layer，简称IL)，并于该绝缘层29的上表面制备第三栅介质层221(相当于本申请记载的HKMG器件结构中的第一金属栅的栅介质层9’)，继续栅极制备工艺，以于PFET器件区域2中的第三栅介质层221的上表面制备第一金属栅极231，于NFET器件区域3中的第二栅介质层32(相当于本申请记载的HKMG器件结构中的第二金属栅的栅介质层14’)的上表面制备第二金属栅极331，以最终形成如图8所示的结构。

其中，上述的第一栅介质层22、第二栅介质层32和第三栅介质层221的材质均为高介电常数材料(high-k)，绝缘层29的材质为绝缘材料。

由于，在PFET(或PMOS)器件的制备过程中，通过采用SiGe沟道的器件结构能够很好的抑制NBTI效应，且在大马士革栅极工艺中的，通过样本栅工艺能够进一步的增强沟道应力；所以，通过采用本申请所记载的技术方案制备的MOS器件，由于在制备工艺中采用了后栅极工艺，且同时又形成了SiGe沟道的器件结构，进而在有效的抑制NBTI效应的同时，还能进一步提高PFET中的载流子迁移率，降低器件的漏电流。

综上，由于采用了上述技术方案，本发明提出一种HKMG器件及其制备方法，在进行后栅极(Gate-last)工艺时，于层间介质层平坦化工艺步骤形成的器件结构基础上，先移除样本栅，再继续涂覆深紫外线吸收氧化材料层，并利用光刻、刻蚀工艺，刻蚀PFET器件区域中的深紫外线吸收氧化材料层至衬底中，以部分刻蚀衬底形成衬底凹槽，并于该衬底凹槽中继续生长SiGe层、Si层和绝缘层后，于该绝缘层的上表面继续后续的双金属栅极工艺，以形成具有SiGe沟道的MOSFET器件；采用上述工艺制备的MOSFET器件，其在提供满足工艺需求的低阈值电压的同时，能够有效的抑制HKMG器件的短沟道效应，且还可改善PEFT的负偏压温度不稳定性引起的电学参数退化，进一步提高PFET中的载流子迁移率，降低器件的漏电流。

通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。

对于本领域的技术人员而言，阅读上述说明后，各中变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims

1.一种HKMG器件，其特征在于，所述HKMG器件至少包括一具有PFET器件区域的衬底，所述PFET器件区域中包括源区和漏区，且位于所述PFET器件区域中的衬底上还设置有第一金属栅极结构；

其中，所述绝缘层、所述Si层和所述SiGe层均位于所述源区和所述漏区之间的PFET器件区域中；

所述Si层和所述SiGe层均嵌入设置于所述衬底中，且所述Si层的上表面低于所述衬底的上表面。

2.根据权利要求1所述的HKMG器件，其特征在于，所述第一金属栅极结构包括第一金属栅极、第一侧墙和第一金属栅的栅介质层，所述第一金属栅极覆盖所述第一金属栅的栅介质层的上表面，所述第一侧墙覆盖所述第一金属栅极和所述第一金属栅的栅介质层的侧壁；

3.根据权利要求2所述的HKMG器件，其特征在于，所述衬底上还设置有NFET器件区域，且位于所述NFET器件区域的衬底上还设置有第二金属栅极结构；

4.根据权利要求3所述的HKMG器件，其特征在于，所述器件还包括一层间介质层，所述层间介质层覆盖所述衬底的表面，且所述第一金属栅极结构和第二金属栅极结构均嵌入设置于所述层间介质层中。

5.根据权利要求3所述的HKMG器件，其特征在于，所述第一金属栅的栅介质层和所述第二金属栅的栅介质层的材质均为高介电常数材料。

6.根据权利要求1所述的HKMG器件，其特征在于，所述器件还包括一衬底凹槽，所述衬底凹槽设置于所述PFET器件区域中的衬底上，且所述SiGe层覆盖所述衬底凹槽的底部表面；

其中，且所述衬底凹槽的深度为

7.根据权利要求1所述的HKMG器件，其特征在于，所述衬底为硅衬底，且所述源区为非晶硅源区，所述漏区为非晶硅漏区。

8.根据权利要求1所述的HKMG器件，其特征在于，所述SiGe层的厚度为

9.根据权利要求1所述的HKMG器件，其特征在于，所述Si层的厚度为

10.一种HKMG器件的制备方法，其特征在于，所述方法包括以下步骤：

刻蚀所述第一栅介质层至所述衬底中，形成衬底凹槽；

11.根据权利要求10所述的HKMG器件的制备方法，其特征在于，所述半导体结构还包括NFET器件区域，且所述NFET器件区域中设置有第二样本栅结构，所述PFET器件区域设置有第一样本栅结构；

12.根据权利要求11所述的HKMG器件的制备方法，其特征在于，所述方法还包括：

继续去除剩余的光刻胶和剩余的深紫外线吸收氧化材料层。

13.根据权利要求12所述的HKMG器件的制备方法，其特征在于，所述方法还包括：

14.根据权利要求12所述的HKMG器件的制备方法，其特征在于，所述方法还包括：

15.根据权利要求10所述的HKMG器件的制备方法，其特征在于，所述衬底为硅衬底，且所述PFET器件区域中还设置有非晶硅源/漏区。

16.根据权利要求10所述的HKMG器件的制备方法，其特征在于，所述衬底凹槽的深度为

17.根据权利要求10所述的HKMG器件的制备方法，其特征在于，所述SiGe层的厚度为

18.根据权利要求10所述的HKMG器件的制备方法，其特征在于，所述Si层的厚度为

19.根据权利要求10所述的HKMG器件的制备方法，其特征在于，采用浓度为5％～60％的Ge制备所述SiGe层。