CN115084265A - 半导体装置 - Google Patents

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CN115084265A
CN115084265A CN202210492419.8A CN202210492419A CN115084265A CN 115084265 A CN115084265 A CN 115084265A CN 202210492419 A CN202210492419 A CN 202210492419A CN 115084265 A CN115084265 A CN 115084265A
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CN
China
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layer
source
semiconductor
silicide
dielectric
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CN202210492419.8A
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林柏榕
江国诚
朱熙甯
陈冠霖
郑嵘健
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置，包括基板及晶体管。晶体管包括位于基板上方的第一通道区以及与第一通道区接触的源极/漏极区。源极/漏极区具有相对于基板的第一表面以及从第一表面延伸的侧表面。硅化物层设置于源极/漏极区的第一表面及侧表面上。

Description

半导体装置
技术领域
本发明涉及半导体装置，尤其涉及一种包含硅化物层的半导体装置。
背景技术
对于包括智能手机、平板电脑、桌上型电脑、笔记本电脑及许多其他种类的电子装置在内的电子装置的计算能力具有持续的需求。半导体装置为这些电子装置提供计算能力。一种提升半导体装置中的计算能力的方法是增加所能够包括在半导体基板的给定区域中的晶体管及其他半导体装置部件的数目。
纳米结构晶体管能够协助提升计算能力，因为纳米结构晶体管可以很小且能够具有改善的功能性。纳米结构晶体管可以包括多个半导体纳米结构(例如纳米线、纳米片等)，其作为用于晶体管的通道区。源极及漏极可以耦合至纳米结构。可能难以形成具有所需特性的源极及漏极区。
发明内容
一种半导体装置，包括：基板；以及第一晶体管，包括：第一通道区，位于基板上方；源极/漏极区，与第一通道区接触，源极/漏极区具有与基板相对的第一表面以及从第一表面延伸的多个侧表面；硅化物层，位于源极/漏极区的第一表面及侧表面上；以及介电鳍片结构，位于基板上且接触源极/漏极区的侧表面之一。
一种半导体装置的形成方法，包括：形成第一晶体管的第一通道区；形成与第一通道区接触的源极/漏极区，源极/漏极区沿着第一方向邻近第一通道区；形成沿着第二方向邻近源极/漏极区的介电鳍片结构，且第二方向横切第一方向；以及在源极/漏极区的顶表面上以及侧表面上形成硅化物层，硅化物层横向设置于介电鳍片结构与源极/漏极区之间。
一种半导体装置，包括：基板；第一晶体管，位于基板上，第一晶体管包括对应第一晶体管的通道区的多个第一半导体纳米结构；第二晶体管，位于基板上，第二晶体管包括对应第二晶体管的通道区的多个第二半导体纳米结构；源极/漏极区，沿着第一方向与第一半导体纳米结构及第二半导体纳米结构接触；第一介电鳍片结构及第二介电鳍片结构，沿着第二方向邻近源极/漏极区的多个相对侧，且第二方向横切第一方向；以及硅化物层，位于源极/漏极区的顶表面上，硅化物层在第一及第二介电鳍片结构与源极/漏极区之间横向延伸。
附图说明
以下将配合所附附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。
图1A及图1B是根据一些实施例的半导体装置的剖面图。
图2A～图2Z、图3A～图3D是根据一些实施例的在制造的各种阶段的半导体装置的剖面图。
附图标记如下：
100:半导体装置
102:半导体基板
104a,104b:晶体管
106:半导体纳米结构(纳米结构，纳米片)
108:栅极电极
110:源极/漏极区(源极区)
114:源极/漏极接触件
116:半导体层
118:牺牲半导体层(膜层)
120:膜层
124:鳍片结构
126:沟槽
130:浅沟槽隔离区(浅沟槽隔离)
132:包覆层
133:混合鳍片结构(混合鳍片)
134:第一介电层(介电层)
135:虚置层
136:第二介电层
138:高介电常数介电层
140:薄介电层(介电层，膜层)
142:多晶硅层(膜层)
144,146:介电层(膜层)
147:虚置栅极结构(虚置栅极)
148:栅极间隔层
150:凹槽
151:牺牲半导体结构
154:内间隔物
158,160,162:介电层
164:空隙
165:界面介电层
166:高介电常数栅极介电层(高介电常数介电层，高介电常数电介质)
167:金属层
168:盖层
171:间隙
172:硅化物
B,D,I,K,N,P,R,T,V,X,Z:切线
X,Y:水平轴
Z:垂直轴
具体实施方式
在以下的描述中，描述许多的厚度及材料以用于半导体装置内的各种膜层及结构。对于各种实施例，以范例的方式给出特定的尺寸及材料。技术领域中技术人员将认识到，根据本公开，可以在许多的情况中使用其他的尺寸及材料而不偏离本公开的范围。
以下公开提供了许多的实施例或范例，用于实施所提供的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
在以下描述中，为了提供对本公开的各种实施例的透彻理解，阐述了某些特定的细节。然而，技术领域中技术人员将理解，可以在没有这些特定细节的情况下实施本公开。在其他情况下，并未详细描述与电子组件及制造技术相关的公知结构以避免不必要地混淆本公开的实施例的描述。
除非本文另有要求，在以下的说明书及权利要求中，“包括”一词及其变体，例如“包含”及“含有”，是以开放、包容的意义解释，即“包括，但不限于”。
例如第一、第二及第三等序数的使用并不一定意味着排序的顺序感，而是可以仅区分行为或结构的多个实例。
在整个说明书中对“一些实施例”或“一个实施例”的引用意味着结合实施例描述的特定特征、结构或特性被包括在至少一些实施例中。因此，在这整个说明书的各种地方的短语“在一些实施例中”、“在一个实施例中”、或“在一些实施例中”不一定都是指相同的实施例。此外，特定特征、结构、或特性可以在一或多个实施例中以任何适合的方式组合。
如在本说明书及所附的权利要求中所使用的，单数形式“一”、“一个”及“该”包括多个指示物(referents)，除非内容另有明确规定。也应注意的是，除非内容另有明确规定，用语“或”通常以其包括“及/或”的含义使用。
本公开的实施例提供一种半导体装置，其具有通过源极/漏极区的降低的电阻，由此改善装置的性能。在一些实施例中，半导体装置包括一或多个纳米结构晶体管，其具有在基板上方以堆叠排列的多个半导体纳米结构。纳米结构用作纳米结构晶体管的通道区。各个纳米结构晶体管包括与纳米结构接触的源极/漏极区。硅化物形成于源极/漏极区上且可以包绕(wrap around)或接触源极/漏极区的至少三个表面(例如，上表面及相对的侧表面)。源极/漏极接触件被设置为与硅化物接触。硅化物沿着源极/漏极区的侧表面且设置于源极/漏极区的侧表面与一或多个混合(hybrid)鳍片结构之间。如此一来，在各个纳米结构与硅化物之间具有相对较小的距离。
由于包绕的硅化物的存在，相对于仅在源极/漏极区的顶部形成硅化物的配置，最低的纳米结构与硅化物之间的电阻大幅降低，导致较低的功率消耗。再者，能够形成大量的纳米结构而不会对较低的纳米结构与硅化物之间的电阻产生负面影响。如果具有较大量的纳米结构，电流能够导通纳米结构晶体管而不产生过量的热。因此，根据本公开的原理的半导体装置消耗较小的功率且产生较少的热。热的减少也能够防止半导体装置的来自过热的损害。因此，本公开的原理为晶体管功能及整个半导体装置功能提供了实质的好处。
图1A是根据一些实施例，示出半导体装置100的剖面图，图1B是根据一些实施例的沿着图1A的切线B的半导体装置100的剖面图。半导体装置100包括半导体基板102。半导体装置也包括位于半导体基板102上的第一及第二晶体管104a、104b。如以下所详细记载，半导体装置100利用包绕源极/漏极区的硅化物层以改善晶体管104a、104b的性能。
各个晶体管104a、104b包括各自的半导体纳米结构106的堆叠、栅极电极108及源极/漏极区110。硅化物172与源极/漏极区110接触。源极/漏极接触件114与硅化物172接触。半导体纳米结构106用作晶体管104a、104b的通道区。为了在源极/漏极区110之间的半导体纳米结构106使电流通过或防止电流通过，晶体管104a、104b能够通过施加电压到栅极电极108及源极/漏极接触件114来操作。
半导体纳米结构106分别在相邻的源极/漏极区110之间延伸。半导体纳米结构106可以包括单晶半导体材料，例如硅、硅锗、或其他半导体材料。半导体纳米结构106可以是本质半导体材料或可以是掺杂的半导体材料。半导体纳米结构可以包括纳米片、纳米线、或其他类型的纳米结构。
栅极电极108包括一或多个导电材料。栅极电极108可以包括钨、铝、钛、钽、铜、金、或其他导电材料中的一或多个。在一些实施例中，栅极电极108围绕(例如，在至少四侧围绕)纳米结构106，使得各个半导体纳米结构106在源极/漏极区110之间延伸穿过栅极电极108。栅极电介质围绕纳米结构106且用作纳米结构106与栅极电极108之间的介电鞘(sheath)。因此，晶体管104可以被视为全绕式栅极纳米结构晶体管。尽管在此说明的范例主要使用全绕式栅极晶体管，可以使用其他类型的晶体管而不偏离本公开的范围。
如图1A所示，栅极电介质可以包括界面介电层165以及位于界面介电层165上的高介电常数栅极介电层166。
各个晶体管104a、104b包括与半导体纳米结构106的相对侧接触的源极/漏极区110。源极/漏极可以包括半导体材料，例如以N型掺杂物种或P型掺杂物种掺杂的硅或硅锗，取决于晶体管104a、104b的类型。
如图1A所示，晶体管104a、104b在各个半导体纳米结构106的侧面包括内间隔物154。内间隔物154为将栅极电极108从源极/漏极区110物理且电性分隔的介电区。内间隔物154可以包括氮化硅、SiCN、SiOCN、或其他适合的介电材料。
如图1B所示，在邻近的源极/漏极区110之间沿着Y轴方向设置混合鳍片结构133。如此一来，源极/漏极区110沿着第一方向(例如，Y轴方向)邻近半导体纳米结构106，混合鳍片结构133沿着第二方向(例如，X轴方向)设置为邻近源极/漏极区110，且第二方向横切第一方向。混合鳍片结构133包括第一介电层134及第二介电层136。在一些实施例中，第一介电层134是由介电材料形成，其可以是低介电常数介电材料。在一些实施例中，第一介电层134可以包括氮化硅。在一些实施例中，第一介电层134是由介电材料形成，其可以包括氧化硅。第一介电层134可以形成于浅沟槽隔离区130上且与其接触。
高介电常数介电层138可以设置于混合鳍片结构133上。高介电常数介电层138可以包括HfO2、HfSiO、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪－氧化铝(HfO2-Al2O3)合金、其他适合的高介电常数介电材料及/或前述的组合。
硅化物172在源极/漏极区110的半导体材料、以及源极/漏极接触件114的金属或导电材料之间用作界面。硅化物172形成于源极/漏极区110的顶部上以及混合鳍片结构133的介电层134的侧表面与源极/漏极区110的侧表面之间。硅化物172在源极/漏极区110的顶表面上延伸，且沿着源极/漏极区110的侧表面延伸。在一些实施例中，硅化物172可以是“包绕的”硅化物，其至少覆盖并接触各个源极/漏极区110的顶表面及两个侧表面。这增加了硅化物172与源极/漏极区110之间的接触面积。在一些实施例中，硅化物172至少部分地在源极/漏极区110下方延伸。举例而言，如图1B所示，硅化物172可以在位于源极/漏极区110的底部的小面化(faceted)表面下方延伸。
硅化物172可以包括任何适合的硅化物。在一些实施例中，硅化物172包括硅化钛、硅化钴、硅化钌、硅化铝、硅化镍、或其他硅化物中的一或多个。
包绕的硅化物172与源极/漏极区110之间的接触沿着通过源极/漏极区110到半导体纳米结构106的电流路径降低串联电阻，因为相对高电阻的源极/漏极材料实质上被高度导电的硅化物172(例如，在一些实施例中沿着至少三侧)围绕。
在一些实施例中，硅化物172具有1nm及10nm之间的厚度(例如，沿着Y轴方向)。硅化物172可以具有其他尺寸及形状而不偏离本公开的范围。
在一些实施例中，硅化物172可以包括源极/漏极区110的半导体材料及金属两者。在一些实施例中，硅化物172包括硅化钛、硅化钴、硅化钌、硅化铝、硅化镍、或其他硅化物中的一或多个。与源极/漏极区110相比，硅化物172是高度导电的。
源极/漏极接触件114可以是金属插塞或导电导孔，且通过其将电压施加到源极/漏极区110。源极/漏极接触件114可以包括钨、铝、钛、铜、或其他适合的导电材料。源极/漏极接触件114位于源极/漏极区110上方。源极/漏极接触件114与硅化物172直接接触，举例而言，在硅化物172的上表面直接接触。因此，源极/漏极接触件114通过硅化物172施加电压到源极/漏极区110。类似地，电流在源极/漏极接触件114与源极/漏极区110之间通过硅化物172流动。
半导体结构106在基板102上方以垂直堆叠排列。垂直最低的纳米结构106对应最接近基板102的半导体纳米结构106。垂直最高的纳米结构106最接近源极/漏极接触件114。
流过底部的半导体纳米结构106的电流具有比流到顶部的半导体纳米结构106的电流更长的路径。在硅化物172不沿着源极/漏极区110的横向侧表面往下延伸的状况中，流过底部的半导体纳米结构106的电流将采取通过源极/漏极区110的相对较长的路径。源极/漏极区110的导电性不如硅化物172。因此，通过源极/漏极区110的较长的路径对应较大的电阻、较大的功率消耗、以及较大的热生成。然而，图1A及图1B的晶体管104a、104b包括沿着源极/漏极区110的横向侧表面往下延伸的硅化物172。其结果为，在最低的半导体纳米结构106与硅化物172之间具有相对较小的距离。因为硅化物172相较于源极/漏极区110是高度导电的，流过最低的纳米结构106的电流将首先流过电阻最小的路径往下通过硅化物172且接着横向通过源极/漏极区110到最低的纳米结构106。与硅化物172仅位于源极/漏极区110的顶表面的状况相比，降低了整体的电阻、功率消耗及热生成。
图1A及图1B在各个晶体管104a、104b中示出了四个半导体纳米结构106。然而，硅化物172的配置允许了更多半导体纳米结构106的使用且没有过度的(undue)电阻及对应的功率消耗及热生成。因此，晶体管104a、104b可以包括比图1A及图1B所示的更大量的半导体纳米结构106。然而，晶体管104a、104b可以包括比所显示的更少或更多的半导体纳米结构106而不偏离本公开的范围。
图2A～图2Z、图3A～图3D是根据一些实施例的在制造的各种阶段的半导体装置100的剖面图。图2A～图2Z、图3A～图3D示出了用于制造包括纳米结构晶体管的半导体装置的例示性工艺。图2A～图2Z、图3A～图3D是根据本公开的原理，示出可以如何在简单且有效的工艺中形成这些晶体管。可以使用其他的工艺步骤以及工艺步骤的组合而不偏离本公开的范围。纳米结构晶体管可以包括全绕式栅极晶体管、多桥晶体管、纳米片晶体管、纳米线晶体管、或其他类型的纳米结构晶体管。
可以通过任何适合的方法图案化纳米结构晶体管结构。举例而言，可以利用一或多个图案化工艺来图案化上述结构，包括双重图案化或多重图案化工艺。一般来说，双重图案化或多重图案化工艺结合了光刻工艺与自对准工艺，以创建出例如，比使用单一、直接光刻工艺所得的节距更小的图案。例如，在一实施例中，在基板上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，然后可以使用剩余的间隔物作为掩模以图案化纳米结构结构。
图2A～图2Z、图3A～图3D也各包括指示附图的剖面图的方位的轴。轴包括水平轴X及Y及垂直轴Z。所有的轴彼此互相正交。X轴从左延伸到右的附图将被称为“X视图”。Y轴从左到右的附图将被称为“Y视图”。
如图2A所示，半导体装置100包括半导体基板102。在一些实施例中，基板102包括位于至少一表面部分上的单晶半导体层。基板102可以包括单晶半导体材料，例如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在此描述的范例工艺中，基板102包括Si，尽管可以使用其他半导体材料而不偏离本公开的范围。
基板102可以在其表面区域包括一或多个缓冲层(未显示)。缓冲层能够用以逐渐改变从基板到源极/漏极区的晶格常数。缓冲层可以由外延成长的单晶半导体材料所形成，例如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP。基板102可以包括已适当地掺杂有杂质(例如，p型或n型导电性)的各种区域。掺质可以是例如用于n型晶体管的硼(BF2)以及用于p型晶体管的磷。
半导体装置100包括多个半导体层116，其可以形成半导体纳米结构106。半导体纳米结构106为半导体材料的膜层。半导体层116形成于基板102上。半导体层116可以包括一或多层的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。在一些实施例中，半导体层116是由与基板102相同的半导体材料所形成。其他半导体材料可以用于半导体层116而不偏离本公开的范围。在此描述的一个主要的非限定的范例中，半导体层116及基板102为硅。
牺牲半导体层118设置于半导体层116之间。牺牲半导体层118包括与半导体层116不同的材料。在半导体层116包括硅的一个范例中，牺牲半导体层118可以包括SiGe。在一个范例中，硅锗牺牲半导体层118可以包括20％及30％之间的锗，尽管可以使用其他的锗浓度而不偏离本公开的范围。选择在硅锗牺牲半导体层118中的锗浓度，使其与后续形成的SiGe牺牲包覆层(sacrificial cladding)中的锗浓度不同。选择牺牲半导体层118及牺牲包覆层的成分以造成不同的蚀刻特性。其目的及好处将在以下更详细地描述。
在一些实施例中，通过在半导体基板102上的例如交替的外延成长工艺，依序且交替地形成半导体层116及牺牲半导体层118。举例而言，第一外延成长工艺可以在基板102的顶表面上导致最低的牺牲半导体层118的形成。第二外延成长工艺可以在最低的牺牲半导体层118的顶表面上导致最低的半导体层116的形成。第三外延成长工艺在最低的半导体层116的顶表面上导致第二低的牺牲半导体层118的形成。可以进行交替的外延成长工艺直到已形成所选择的数目的半导体层116及牺牲半导体层118。
在最上方的半导体层116的顶部上形成膜层120。在一些实施例中，膜层120可以是与牺牲半导体层118相同的材料。替代地，膜层120可以包括介电材料或其他类型的材料。在图2A所示出的范例半导体装置100中，包括四个半导体层116。然而，在各种实施例中，半导体装置100可以包括更多或更少的半导体层116。在一些实施例中，半导体装置100可以只包括以单一的牺牲半导体层118与基板102间隔的单一的半导体层116。
在一些实施例中，半导体层116的垂直厚度可以在2nm及15nm之间。在一些实施例中，牺牲半导体层118的厚度可以在2nm及15nm之间。可以将其他的厚度及材料用于半导体层116及牺牲半导体层118而不偏离本公开的范围。
在一些实施例中，牺牲半导体层118对应具有第一半导体成分的第一牺牲外延半导体区域。在后续的步骤中，牺牲半导体层118将被移除且被其他材料及结构取代。基于这个原因，将膜层118描述为牺牲的。如以下更详细地描述，半导体层116将被图案化以形成晶体管104的半导体纳米结构106。
如图2B所示，形成沟槽126，其延伸穿过牺牲半导体层118、半导体层116，且沟槽126至少部分延伸到基板102中。沟槽126定义出鳍片结构124，且各个鳍片结构124包括各自的半导体层116及牺牲半导体层118的堆叠。虽然图2B示出两个鳍片结构124的形成，在各种实施例中将轻易理解，可以在半导体装置100中形成多于或少于两个鳍片结构。
可以利用任何适合的技术形成沟槽126。在一些实施例中，沟槽126可以通过在膜层120上沉积硬掩模层来形成。在一些实施例中，膜层120本身可以是硬掩模层，且在其他的实施例中可以在膜层120上形成硬掩模层且可以利用标准的光刻工艺来图案化且蚀刻。在图案化且蚀刻硬掩模层之后，未被硬掩模层覆盖的部分的牺牲半导体层118、半导体层116及基板102被选择性移除，举例而言，通过蚀刻工艺来选择性移除。蚀刻工艺导致沟槽126的形成。蚀刻工艺可以包括单一的蚀刻步骤。替代地，蚀刻工艺可以包括多个蚀刻步骤。举例而言，第一蚀刻步骤可以蚀刻顶部的牺牲半导体层118。第二蚀刻步骤可以蚀刻顶部的半导体层116。可以重复这些交替的蚀刻步骤直到所有的牺牲半导体层118及半导体层116在露出的区域被蚀刻。最终蚀刻步骤可以至少部分蚀刻到基板102中。
如图2C所示，浅沟槽隔离区130可以形成于沟槽126中。在一些实施例中，浅沟槽隔离区130的上表面设置于最低的牺牲半导体层118的水平面下方或基板102的上表面的水平面下方。浅沟槽隔离区130可以由任何适合的技术所形成。举例而言，在一些实施例中，浅沟槽隔离区130是通过在沟槽126中沉积介电材料以及通过凹蚀所沉积的介电材料以使介电材料的顶表面低于最低的牺牲半导体层118所形成。
浅沟槽隔离区130能够用以分隔结合半导体基板102所形成的各个晶体管或晶体管的群。用于浅沟槽隔离区130的介电材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂硅酸盐玻璃(FSG)、或通过LPCVD(低压化学气相沉积)、等离子体辅助CVD或流动式CVD所形成的低介电常数介电材料。可以将其他的材料及结构用于浅沟槽隔离区130而不偏离本公开的范围。
如图2D所示，包覆层132可以形成于鳍片结构124的侧表面。举例而言，包覆层132可以沉积在半导体层116及牺牲半导体层118的侧面上以及膜层120上。在一些实施例中，包覆层132可以通过从半导体层116、牺牲半导体层118及膜层120中的一或多个外延成长来形成。替代地，包覆层132可以通过化学气相沉积(CVD)来形成。其他的工艺可以用于沉积包覆层132而不偏离本公开的范围。
在一些实施例中，包覆层132包括SiGe。特别是，包覆层132可以包括与牺牲半导体层118不同的锗浓度。包覆层132可以包括其他的浓度、材料、或成分而不偏离本公开的范围。
如图2E所示，混合鳍片结构133形成于包覆层132之间的间隙中。混合鳍片结构133包括第一介电层134及第二介电层136。虚置层135形成于包覆层132的侧表面上且可以在包覆层132与混合鳍片结构133之间直接延伸。虚置层135可以是设置于包覆层132与混合鳍片结构133之间的牺牲层，且接着在半导体装置100的制造期间被移除。虚置层135可以由任何适合的材料形成。在一些实施例中，虚置层135可以是氧化物材料的膜层，其可以通过例如沉积工艺来形成。在一些实施例中，虚置层是由氧化铝(Al2O3)、氧化镧(La2O3)、或任何其他适合的材料所形成或包括上述材料。在一些实施例中，虚置层可以具有在从1nm到10nm的范围内的厚度(例如，在X轴方向)。
在一些实施例中，第一介电层134是由介电材料所形成，其可以是低介电常数介电材料。在一些实施例中，第一介电层134可以包括氮化硅。在一些实施例中，第一介电层134是由介电材料所形成，其可以包括氧化硅。第一介电层134可以沉积在浅沟槽隔离130上以及虚置层135的侧壁上。第二介电层136可以沉积在凹槽中的第一介电层134并填充鳍片124之间的剩余空间。虚置层135、第一介电层134及第二介电层136可以通过任何适合的技术沉积，包括CVD、原子层沉积(ALD)、或通过其他适合的沉积工艺沉积。在沉积虚置层135及第一及第二介电层134及136之后，通过化学机械平坦化(chemical mechanicalplanarization，CMP)工艺平坦化混合鳍片结构133。可以利用其他材料及沉积工艺以形成混合鳍片结构133而不偏离本公开的范围。
如图2F所示，凹蚀混合鳍片结构133。举例而言，可以进行蚀刻工艺以凹蚀混合鳍片结构133的顶表面，且可以保留虚置层135，使得虚置层135具有设置于混合鳍片结构133的顶表面的水平面上方的顶表面。特别是，可以进行定时(timed)蚀刻以将混合鳍片结构133的顶表面降低到低于膜层120的底部。上述蚀刻工艺可以包括湿蚀刻、干蚀刻、或用于将混合鳍片结构133凹蚀到所选的深度的任何适合的蚀刻。
在图2F中，高介电常数介电层138已被沉积在混合鳍片结构133上。高介电常数介电层138可以包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪－氧化铝(HfO2-Al2O3)合金、其他适合的高介电常数介电材料及/或前述的组合。高介电常数介电层138可以通过CVD、ALD、或任何适合的方法形成。可以进行例如CMP工艺的平坦化工艺以平坦化高介电常数介电层138的顶表面。高介电常数介电层138可以被称为用于混合鳍片结构133的头盔层(helmet layer)。其他的工艺及材料可以用于高介电常数介电层138而不偏离本公开的范围。
如图2G所示，选择性移除膜层120以及凹蚀包覆层132的部分。举例而言，在一些实施例中，可以进行蚀刻工艺以移除膜层120并凹蚀包覆层132。可以在一或多个步骤中进行上述蚀刻工艺。上述一或多个步骤相对于高介电常数介电层138及虚置层135的材料选择性蚀刻膜层120及包覆层132的材料。因此，在图2G中，高介电常数介电层138及虚置层135维持实质上不变地在上方突出，且其他膜层已被凹蚀或移除。上述一或多个蚀刻步骤可以包括湿蚀刻、干蚀刻、定时蚀刻、或其他类型的蚀刻工艺。
如图2H所示，在包覆层132、顶部的半导体层116、高介电常数介电层138的顶表面上及虚置层135上沉积了薄介电层140。在一些实施例中，薄介电层140可以具有1nm及5nm之间的厚度。薄介电层140可以由任何介电材料形成，且在一些实施例中，薄介电层140可以包括氧化硅。可以将其他的材料、沉积工艺及厚度用于薄介电层140而不偏离本公开的范围。
在图2H中，在介电层140上沉积了多晶硅层142。多晶硅层142可以具有20nm及100nm之间的厚度。多晶硅层142可以通过任何适合的技术来形成，包括通过外延成长、CVD工艺、物理气相沉积(PVD)工艺、或ALD工艺。其他的厚度及沉积工艺可以用于沉积多晶硅层142而不偏离本公开的范围。
在图2H中，例如通过沉积以在多晶硅层142上形成有介电层144。在介电层144上形成有介电层146。在一个范例中，介电层144包括氮化硅。在一个范例中，介电层146包括氧化硅。介电层144及146可以在一些实施例中通过CVD来沉积，尽管可以在各种实施例中利用任何适合的技术以用于形成介电层144、146。介电层144可以在一些实施例中具有5nm及15nm之间的厚度。介电层146可以在一些实施例中具有15nm及50nm之间的厚度。可以使用其他的厚度、材料及沉积工艺以用于介电层144及146而不偏离本公开的范围。
可以图案化并蚀刻介电层144及146以形成用于多晶硅层142的掩模。可以使用标准的光刻工艺以图案化并蚀刻介电层144及146。在图案化并蚀刻介电层144及146以形成掩模之后，多晶硅层142被蚀刻，使得只有位于介电层144及146正下方的多晶硅保留。所形成的结构为多晶硅鳍片。
图2I是沿着图2H中所示的切线I的半导体装置100的剖面图。在图2A～图2H中，Y轴为在图纸(drawing sheet)上从左到右的横轴，且X轴进出图纸。在图2I到图2L中，X轴为在图纸上从左到右的横轴，且Y轴进出图纸。
如图2I所示，膜层146、144、142及140已被图案化并蚀刻以形成虚置栅极结构147。虚置栅极结构147的形成可以利用标准的光刻工艺来完成，包括形成虚置栅极结构147所需的图案的光刻胶掩模，且接着在掩模的存在下进行蚀刻工艺。光刻工艺也可以包括形成硬掩模。
如图2J所示，在顶部的半导体层116的顶表面上沉积了栅极间隔层148，也在薄介电层140、多晶硅层142及介电层144及146的侧面沉积了栅极间隔层148。在一个范例中，栅极间隔层148包括SiCON。栅极间隔层148可以通过CVD、PVD、或ALD来沉积。其他的材料及沉积工艺可以用于栅极间隔层148而不偏离本公开的范围。
如图2K所示，将凹槽150形成为延伸穿过半导体层116、牺牲半导体层118，且至少部分延伸到基板102中。凹槽150可以通过任何适合的技术来形成，包括通过选择性移除部分的半导体层116、牺牲半导体层118及基板102。在一些实施例中，凹槽150可以将虚置栅极结构147用作掩模以通过蚀刻半导体层116、牺牲半导体层118及基板102来形成。凹槽150的形成同时从半导体层116的剩余部分形成或定义出半导体纳米结构106。类似地，牺牲半导体结构151是由牺牲半导体层118的剩余部分所形成或定义。
各个虚置栅极结构147对应晶体管104将要形成的位置。更具体地，最后将形成栅极电极108以取代虚置栅极结构147及牺牲半导体结构151。各个半导体纳米结构106的堆叠将对应各个晶体管104的通道区。图2J示出两个晶体管104的位置。两个晶体管104将共用共同的源极/漏极区110，如以下更详细地记载。
如图2L所示，牺牲半导体结构151的横向部分被移除并以内间隔物154取代。牺牲半导体结构151的横向部分可以通过任何适合的技术移除，包括例如通过蚀刻工艺以相对半导体纳米结构106横向凹蚀牺牲半导体结构151。上述蚀刻工艺可以通过相对于半导体纳米结构106选择性蚀刻牺牲半导体纳米结构151的化学浴来进行。上述蚀刻工艺是定时的，使得牺牲半导体纳米结构151被凹蚀但并非整个被移除。上述凹蚀工艺用于在牺牲半导体纳米结构151已被凹蚀的位置允许半导体纳米结构106之间的内间隔层的形成。
内间隔物154是通过任何适合的技术(例如，通过沉积)形成于半导体纳米结构106的侧面。内间隔物154可以通过ALD工艺、CVD工艺、或其他适合的工艺来沉积。在一个范例中，内间隔物154包括氮化硅。
图2M是半导体装置100的X视图，且图2N是沿着图2M的切线N的半导体装置100的Y视图。
如图2M所示，形成有源极/漏极区110。源极/漏极区110包括半导体材料。在一些实施例中，可以从半导体纳米结构106外延成长源极/漏极区110。可以从半导体纳米结构106以及从基板102外延成长源极/漏极区110。源极/漏极区110在N型晶体管的情况下可以掺有N型掺杂物种，且在P型晶体管的情况下可以掺有P型掺杂物种。上述掺杂可以在外延成长期间原位进行。在一些实施例中，源极/漏极区110可以具有2nm及10nm之间的厚度。源极/漏极区110可以与半导体纳米结构106直接接触。
如图2N所示，源极/漏极区110在邻近的混合鳍片结构133之间延伸。
图2O是半导体装置100的X视图，且图2P是沿着图2O的切线P的半导体装置100的Y视图。
如图2O所示，在栅极间隔层148的侧壁上以及源极/漏极区110的顶部上沉积介电层158。介电层158可以包括氮化硅或另一个适合的材料且可以通过ALD、CVD、或PVD来沉积。介电层160沉积在介电层158上。介电层160可以包括氧化硅或另一个适合的材料且可以通过ALD、CVD、或PVD来沉积。介电层162沉积在介电层160上。介电层160可以包括氮化硅、SiCON、或其他适合的介电材料，且可以通过ALD、CVD、或PVD来沉积。其他的材料及沉积工艺可以用于介电层158、160及162而不偏离本公开的范围。
如图2P所示，在混合鳍片结构133上沉积介电层158、160及162。
图2Q是半导体装置100的X视图，且图2R是沿着图2Q的切线R的半导体装置100的Y视图。
如图2Q所示，移除了虚置栅极147。可以通过任何适合的技术移除虚置栅极147，且在一些实施例中，可以通过一或多个蚀刻步骤移除虚置栅极147。上述蚀刻步骤可以包括移除介电层146、接着介电层144、接着多晶硅层142、接着介电层140的蚀刻步骤。其结果为，形成有空隙164以取代虚置栅极147。可以进行各种其他工艺以移除虚置栅极结构147而不偏离本公开的范围。
如图2Q所示，牺牲半导体纳米结构151被移除。牺牲半导体纳米结构151可以在移除虚置栅极147之后被移除。可以使用相对半导体纳米结构106及内间隔物154选择性蚀刻牺牲半导体纳米结构151的蚀刻工艺移除牺牲半导体纳米结构151。牺牲半导体纳米结构151的移除在半导体纳米结构106之间延伸。各种其他的工艺可以用于移除牺牲半导体纳米结构151而不偏离本公开的范围。
如图2R所示，空隙164可以在半导体纳米结构106之间延伸。
图2S是半导体装置100的X视图，且图2T是沿着图2S的切线T的半导体装置100的Y视图。
如图2T所示，部分的虚置层135被移除。更具体地，可以移除如图2R的剖面图所示的混合鳍片结构133的相对侧表面上的部分的虚置层135。上述部分的虚置层135可以通过任何适合的技术来移除，包括例如通过蚀刻工艺。虚置层135的一些部分可以在移除上述部分的虚置层135之后保留。举例而言，图2N中所示的设置于混合鳍片结构133与源极/漏极区110的表面之间的部分的虚置层135可以被保留。
如图2S及图2T所示，在半导体纳米结构106的露出的表面上形成界面介电层165。界面介电层165可以通过任何适合的技术形成，包括例如沉积工艺。
界面介电层165可以包括介电材料，例如氧化硅、氮化硅、或其他适合的介电材料。相对于可以用在晶体管的栅极电介质中的高介电常数电介质，例如氧化铪或其他高介电常数介电材料，界面介电层165可以包括相对低介电常数的电介质。
可以通过热氧化工艺、化学气相沉积(CVD)工艺、或原子层沉积(ALD)工艺形成界面介电层165。在一些实施例中，界面介电层165可以具有0.5nm及2nm之间的厚度。为界面介电层选择厚度的一个考虑点为在纳米片106之间留下用于栅极金属的足够的空间，这将在以下更详细地解释。其他的材料、沉积工艺及厚度可以用于界面介电层而不偏离本公开的范围。
图2U是半导体装置100的X视图，且图2V是沿着图2U的切线V的半导体装置100的Y视图。
如图2U及图2V所示，形成有栅极电介质。栅极电介质可以包括界面介电层165以及位于界面介电层165上的高介电常数栅极介电层166。界面介电层165及高介电常数栅极介电层166一起形成用于全绕式栅极纳米片晶体管的栅极电介质。
高介电常数栅极介电层166及界面介电层165将半导体纳米结构106从将在后续步骤中沉积的栅极金属物理分隔。高介电常数栅极介电层166及界面介电层165使栅极金属与对应晶体管的通道区的半导体纳米结构106隔离。
高介电常数栅极介电层166可以包括一或多层的介电材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪－氧化铝(HfO2-Al2O3)合金、其他适合的高介电常数介电材料及/或前述的组合。高介电常数栅极介电层166可以通过CVD、ALD、或任何适合的方法形成。在一些实施例中，高介电常数栅极介电层166是用高度顺应性的沉积工艺所形成，例如ALD，以确保栅极介电层的形成在各个半导体纳米片106周围具有均匀的厚度。在一些实施例中，高介电常数电介质166的厚度在从约1nm到约3nm的范围中。其他的厚度、沉积工艺及材料可以用于高介电常数栅极介电层166而不偏离本公开的范围。高介电常数栅极介电层166可以包括第一层及第二层，第一层包括HfO2且具有包括La及Mg的偶极掺杂，且第二层包括具有结晶化的高介电常数ZrO层。
在通过例如沉积高介电常数栅极介电层166以形成栅极电介质之后，通过例如在空隙164中沉积栅极金属以形成栅极电极108。栅极电极108围绕半导体纳米结构106。特别是，栅极电极108与栅极电介质接触，例如与高介电常数栅极介电层166接触。栅极电极108位于半导体纳米结构106之间。换句话说，栅极电极108位于半导体纳米结构106周围。基于这个原因，与半导体纳米结构106相关所形成的晶体管被称为全绕式栅极晶体管。
虽然栅极电极108是显示为单一的金属层，实际上栅极电极108可以包括多个金属层。举例而言，栅极电极108可以包括与栅极电介质接触的一或多个非常薄的功函数层。薄的功函数层可以包括氮化钛、氮化钽、或适合用于给晶体管提供所选的功函数的其他导电材料。栅极电极108可以进一步包括对应栅极电极108的大部分的栅极填充材料。栅极填充材料可以包括钴、钨、铝、或其他适合的导电材料。栅极电极108的膜层可以通过PVD、ALD、CVD、或其他适合的沉积工艺来沉积。
图2W是半导体装置100的X视图，且图2X是沿着图2W的切线X的半导体装置100的Y视图。
如图2W及图2X所示，凹蚀了栅极电极108。栅极电极108可以通过任何技术来凹蚀，包括例如通过蚀刻工艺。在一些实施例中，栅极电极108可以被凹蚀，使得栅极电极108的顶表面位于栅极间隔物148的顶表面下方。栅极电极108可以通过定时的蚀刻工艺或通过其他适合的工艺来凹蚀。
如图2X所示，可以将栅极电极108凹蚀到混合鳍片133的高度，使得栅极电极108可以与混合鳍片133实质上共平面。在一些实施例中，混合鳍片133可以作为栅极电极108的蚀刻停止物(etch stop)。替代地，混合鳍片133可以与栅极电极108一起被凹蚀。栅极电极108的凹蚀具有将不同晶体管的栅极电极彼此电性隔离的效果。如此一来，高介电常数介电层138可以是将不同晶体管的栅极电极108彼此隔离的栅极切割隔离层。在一些实施例中，一或多个邻近的晶体管的栅极电极108可以彼此电性连接。在这样的实施例中，邻近的晶体管的栅极电极108可以不被凹蚀到低于高介电常数介电层138的高度，使得栅极电极108维持彼此连接。
如图2W及图2X所示，在栅极电极108上(例如，通过沉积)形成金属层167。金属层167可以包括钨、铝、钛、铜、金、钽、或其他适合的导电材料。金属层167可以通过ALD、PVD、或CVD来沉积。其他的材料及沉积工艺可以用于金属层167。
可以通过例如沉积以在金属层167上形成盖层168。盖层168可以包括SiCN、SiN、或SiCON中的一或多个。盖层168可以通过CVD、ALD、或其他适合的工艺来沉积。
如图2X所示，金属层167可以在栅极电极108上延伸，且可以电性连接一或多个栅极电极108。如此一来，金属层167可以是栅极接触层。替代地，金属层167可以不存在，使得栅极电极108维持被隔离。在一些情况中，金属层167可以被图案化以电性连接一些栅极电极108而不电性连接其他的栅极电极108。
图2Y是半导体装置100的X视图，且图2Z是沿着图2Y的切线Z的半导体装置100的Y视图。
如图2Y及图2Z所示，介电层158、160、162在源极区110上方被移除。这些材料的移除可以通过光刻工艺完成，上述光刻工艺包括图案化掩模并露出介电层158、160及162将被移除的区域。接着可以执行一或多个蚀刻工艺以移除介电层158、160及162。
如图2Z所示，介电层158、160、162的移除露出部分的虚置层135及源极/漏极区110。
图3A是半导体装置100的X视图，且图3B是沿着图3A的切线B的半导体装置100的Y视图。
如图3B所示，移除了虚置层135。虚置层135可以通过任何适合的工艺来移除。举例而言，在一些实施例中，可以进行蚀刻工艺以移除虚置层135。蚀刻工艺可以在一或多个步骤中进行。上述一或多个步骤相对源极/漏极区110及介电层134的材料选择性蚀刻虚置层135。因此，在图3B中，介电层134及源极/漏极区110维持突出且实质上不变，且虚置层135被移除。上述一或多个蚀刻步骤包括湿蚀刻、干蚀刻、定时蚀刻、或其他类型的蚀刻工艺。
间隙171形成于混合鳍片结构133的介电层134的侧表面与源极/漏极区110的侧表面之间，如图3B所示。间隙171可以(例如，在X轴方向)具有在从1nm到10nm的范围内的宽度。间隙171可以至少部分地在源极/漏极区110下方延伸。举例而言，如图3B所示，源极/漏极区110可以在源极/漏极区110的底部及顶部具有小面化表面。在源极/漏极区110的底部的小面化表面可以以一角度从源极/漏极区110的接触基板102的最低表面延伸到源极/漏极区110的侧表面。如此一来，间隙171可以延伸到源极/漏极区110的小面化表面与基板102之间的区域，如图所示。
图3C是半导体装置100的X视图，且图3D是沿着图3C的切线D的半导体装置100的Y视图。
如图3C及图3D所示，在源极/漏极区110上形成有硅化物172。硅化物172形成于源极/漏极区110的顶部上以及混合鳍片结构133的介电层134的侧表面与源极/漏极区110的侧表面之间的间隙171。硅化物172延伸到源极/漏极区110的顶表面上且沿着源极/漏极区110的侧表面延伸。在一些实施例中，硅化物172可以是“包绕的”硅化物，其至少覆盖并接触各个源极/漏极区110的顶表面及两个侧表面。这增加了硅化物172与源极/漏极区110之间的接触面积。在一些实施例中，硅化物172至少部分地在源极/漏极区110下方延伸。举例而言，如图3D所示，硅化物172可以在位于源极/漏极区110的底部的小面化(faceted)表面下方延伸。
可以在源极/漏极区110上形成硅化物172。硅化物172可以包括任何适合的硅化物。在一些实施例中，硅化物172包括硅化钛、硅化钴、硅化钌、硅化铝、硅化镍、或其他硅化物。硅化物172可以用任何适合的技术形成。在一些实施例中，在形成硅化物172的金属及硅的存在下，硅化物172可以通过进行高温退火工艺来成长。硅化物成长工艺的结果为，硅化物172从源极/漏极区110的所有露出的表面成长。硅化物172可以包括其他材料及沉积工艺而不偏离本公开的范围。
包绕的硅化物172与源极/漏极区110之间的接触件沿着穿过源极/漏极区110到半导体纳米结构106的电流路径降低串联电阻，且相对高电阻的源极/漏极材料实质上(例如，在一些实施例中沿着至少三侧)被高度导电的硅化物172围绕。关于硅化物172的好处的进一步的细节将在以下讨论。
在一些实施例中，硅化物172(例如，沿着X轴方向)具有1nm及10nm之间的厚度。硅化物172的厚度对应混合鳍片结构133的介电层134的侧表面与源极/漏极区110的侧表面之间的间隙171的厚度，且对应源极/漏极区110的顶部的硅化物172的垂直厚度硅化物172可以具有其他的尺寸及形状而不偏离本公开的范围。
如图3C及图3D所示，源极/漏极接触件114形成于硅化物172上。源极/漏极接触件114可以包括导电材料，例如钨、钴、铜、钛、铝、或其他适合的导电材料，由此电压可以被施加到源极/漏极区110。源极/漏极接触件114可以通过PVD、CVD、ALD、或其他适合的沉积工艺来形成。其他的材料及沉积工艺可以用于源极/漏极接触件114而不偏离本公开的范围。
图3C及图3D所示的半导体装置100示出在晶体管104a、104b的制造完成之后的晶体管104a、104b。如此一来，图3C及图3D对应图1A及图1B。第一晶体管104a包括位于左侧的半导体纳米结构106及栅极电极108。第二晶体管104b包括位于右侧的半导体纳米结构106及栅极电极108。第一及第二晶体管104a及104b共用中央的源极/漏极区110。位于左侧的源极/漏极区110是晶体管104a的源极/漏极区110。位于右侧的源极/漏极区110是晶体管104b的源极/漏极区110。
全绕式栅极晶体管104a、104b通过施加偏压到栅极电极108及源极/漏极接触件114来运作。偏压造成通道电流流通源极/漏极区110之间的半导体纳米结构106。因此，半导体纳米结构106对应全绕式栅极晶体管104a、104b的通道区。
包绕的硅化物172的形成导致各种好处。在一个范例中，当晶体管104a、104b被启用(enabled)，电流从源极/漏极接触件114流过硅化物172，流过源极/漏极区110并流到半导体纳米结构106中。
流过底部的半导体纳米结构106的电流具有比流过顶部的半导体纳米结构106的电流更长的路径。在硅化物172不沿着源极/漏极区110的横向侧表面往下延伸的状况中，流过底部的半导体纳米结构106的电流将采取通过源极/漏极区110的相对较长的路径。源极/漏极区110的导电性不如硅化物172。因此，通过源极/漏极区110的较长的路径对应较大的电阻、较大的功率消耗、以及较大的热生成。然而，图1A及图1B的晶体管104a、104b包括沿着源极/漏极区110的横向侧表面往下延伸的硅化物172。其结果为，在最低的半导体纳米结构106与硅化物172之间具有相对较小的距离。因为硅化物172相较于源极/漏极区110是高度导电的，流过最低的纳米结构106的电流将首先流过电阻最小的路径往下通过硅化物172且接着横向通过源极/漏极区110到最低的纳米结构106。与硅化物172仅位于源极/漏极区110的顶表面的状况相比，降低了整体的电阻、功率消耗及热生成。
本公开的实施例提供了具有改善的性能的半导体装置，上述改善的性能至少部分是因为通过源极/漏极区的电阻降低。在一些实施例中，半导体装置包括具有在基板上方以堆叠排列的多个半导体纳米结构的一或多个纳米结构晶体管。纳米结构作为纳米结构晶体管的通道区。各个纳米结构晶体管包括与纳米结构接触的源极/漏极区。硅化物形成于源极/漏极区上且可以包绕或接触源极/漏极区的至少三个表面(例如，上表面及相对的侧表面)。源极/漏极接触件被设置为与硅化物接触。硅化物沿着源极/漏极区的侧表面且设置于源极/漏极区的侧表面与一或多个混合鳍片结构之间。如此一来，在各个纳米结构与硅化物之间具有相对较小的距离。
由于包绕的硅化物的存在，相对于仅在源极/漏极区的顶部形成硅化物的配置，最低的纳米结构与硅化物之间的电阻大幅降低，导致较低的功率消耗。再者，能够形成大量的纳米结构而不会对较低的纳米结构与硅化物之间的电阻产生负面影响。如果具有较大量的纳米结构，电流能够导通纳米结构晶体管而不产生过量的热。因此，根据本公开的原理的半导体装置消耗较小的功率且产生较少的热。热的减少也能够防止半导体装置的来自过热的损害。因此，本公开的原理为晶体管功能及整个半导体装置功能提供了实质的好处。
在一或多个实施例中，一装置包括基板及第一晶体管。第一晶体管包括位于基板上方的第一通道区。源极/漏极区设置为与第一通道区接触，且源极/漏极区具有相对于基板的第一表面以及从第一表面延伸的侧表面。硅化物层设置于源极/漏极区的第一表面及侧表面上。
在一些实施例中，第一通道区包括多个第一半导体纳米结构。
在一些实施例中，上述装置还包括位于硅化物层的第一表面上的源极/漏极接触件。
在一些实施例中，硅化物层至少部分地在基板与源极/漏极区之间延伸。
在一些实施例中，硅化物层具有在从1nm到10nm的范围内的厚度。
在一些实施例中，硅化物层覆盖源极/漏极区的第一表面及侧表面。
在一些实施例中，上述装置还包括第二晶体管，第二晶体管包括第二通道区，其中源极/漏极区与第二通道区接触。
在一些实施例中，第一晶体管包括位于第一通道区上方的第一栅极电极，第二晶体管包括位于第二通道区上方的第二栅极电极，且硅化物层位于第一及第二栅极电极之间。
在一些实施例中，第一通道区包括彼此间隔且位于基板上方的多个第一半导体纳米结构，第二通道区包括彼此间隔且位于基板上方的多个第二半导体纳米结构，第一栅极电极围绕第一半导体纳米结构，且第二栅极电极围绕第二半导体纳米结构。
在一些实施例中，源极/漏极区接触第一半导体纳米结构及第二半导体纳米结构。
在一或多个实施例中，一方法包括形成第一晶体管的第一通道区。形成与第一通道区接触的源极/漏极区，且源极/漏极区沿着第一方向邻近第一通道区。形成沿着第二方向邻近源极/漏极区的介电鳍片结构，且第二方向横切第一方向。在源极/漏极区的顶表面上以及侧表面上形成硅化物层，硅化物层横向设置于介电鳍片结构与源极/漏极区之间。
在一些实施例中，上述形成方法还包括：在源极/漏极区的侧表面上形成虚置层，虚置层接触介电鳍片结构的侧表面。
在一些实施例中，形成硅化物层包括：通过移除虚置层以在源极/漏极区的侧表面与介电鳍片结构的侧表面之间形成间隙；以及在间隙中形成硅化物层。
在一些实施例中，形成硅化物层包括在介电鳍片结构与源极/漏极区之间形成具有在从1nm到10nm的范围内的厚度的硅化物层。
在一些实施例中，形成硅化物层包括至少部分地在基板与源极/漏极区之间形成硅化物层。
在一些实施例中，形成第一晶体管的第一通道区包括形成彼此间隔且位于基板上方的多个第一半导体纳米结构的堆叠。
在一些实施例中，上述方法还包括：形成第二晶体管的第二通道区，其中形成源极/漏极区包括形成与第二通道区接触的源极/漏极区，源极/漏极区沿着第一方向邻近第二通道区。
在一或多个实施例中，一装置包括基板以及位于基板上的第一及第二晶体管。第一晶体管包括对应第一晶体管的通道区的多个第一半导体纳米结构。第二晶体管包括对应第二晶体管的通道区的多个第二半导体纳米结构。源极/漏极区设置为沿着第一方向与第一半导体纳米结构及第二半导体纳米结构接触。第一介电鳍片结构及第二介电鳍片结构沿着第二方向邻近源极/漏极区的相对侧，且第二方向横切第一方向。硅化物层，位于源极/漏极区的顶表面上，硅化物层在第一及第二介电鳍片结构与源极/漏极区之间横向延伸。
在一些实施例中，上述装置还包括位于硅化物层上的导电源极/漏极接触件。
在一些实施例中，硅化物层至少部分地在基板与源极/漏极区之间延伸。
以上概述数个实施例的特征，以使本发明所属技术领域中技术人员可更易理解本发明实施例的观点。本发明所属技术领域中技术人员应理解，可轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且可在不违背随附的权利要求的精神和范围之下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体装置，包括：
一基板；以及
一第一晶体管，包括：
一第一通道区，位于该基板上方；
一源极/漏极区，与该第一通道区接触，该源极/漏极区具有与该基板相对的一第一表面以及从该第一表面延伸的多个侧表面；
一硅化物层，位于该源极/漏极区的该第一表面及多个所述侧表面上；以及
一介电鳍片结构，位于该基板上且接触该源极/漏极区的多个所述侧表面之一。
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