CN115332172A - 集成电路的制造方法 - Google Patents

集成电路的制造方法 Download PDF

Info

Publication number
CN115332172A
CN115332172A CN202210671373.6A CN202210671373A CN115332172A CN 115332172 A CN115332172 A CN 115332172A CN 202210671373 A CN202210671373 A CN 202210671373A CN 115332172 A CN115332172 A CN 115332172A
Authority
CN
China
Prior art keywords
layer
dipole
dielectric layer
semiconductor
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210671373.6A
Other languages
English (en)
Inventor
朱龙琨
黄懋霖
徐崇威
余佳霓
江国诚
程冠伦
王志豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN115332172A publication Critical patent/CN115332172A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0883—Combination of depletion and enhancement field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种集成电路的制造方法，包含形成第一全绕式栅极晶体管以及第二全绕式栅极晶体管。此方法形成偶极氧化物于第一全绕式栅极晶体管中但不形成偶极氧化物于第二全绕式栅极晶体管中。这是借由在重新沉积界面介电层于第二全绕式栅极晶体管的纳米片上之前，从第二全绕式栅极晶体管的半导体纳米片上完全地移除界面介电层以及偶极‑诱导层来实现的。

Description

集成电路的制造方法
技术领域
本发明实施例是关于半导体制造，特别是关于全绕式栅极纳米片晶体管。
背景技术
现代社会对电子装置中不断增加的计算能力有着持续的需求，包含智能手机、平板电脑、台式电脑、笔记本电脑以及许多其他类型的电子装置。集成电路(integratedcircuits)为这些电子装置提供了计算能力。一种增加集成电路中的计算能力的方式为增加晶体管的数量以及增加其他可被包含在半导体基板的给定区域中的集成电路部件的数量。
集成电路可包含具有不同临界电压(threshold voltages)的晶体管。在全绕式栅极(gate all around；GAA)晶体管中，很难形成具有不同选定的临界电压但却又不导入不必要的临界电压变化的晶体管。
发明内容
本发明实施例提供一种集成电路的制造方法，包含形成多个第一半导体纳米片(nanosheets)对应至第一全绕式栅极晶体管的多个通道区；沉积第一界面介电层于那些第一半导体纳米片上；沉积偶极-诱导层于第一界面介电层上；沉积第一高介电常数介电层于偶极-诱导层上；以及借由热退火制程，自位于那些第一半导体纳米片上的偶极-诱导层与第一高介电常数介电层及第一界面介电层的至少一者形成偶极层。
本发明实施例提供一种集成电路的制造方法，包含形成集成电路的第一全绕式栅极晶体管的多个第一半导体纳米片；形成集成电路的第二全绕式栅极晶体管的多个第二半导体纳米片；沉积界面介电层于那些第一半导体纳米片以及那些第二半导体纳米片上；沉积偶极-诱导层于位于那些第一半导体纳米片以及那些第二半导体纳米片上的界面介电层上；以遮罩层覆盖位于那些第一半导体纳米片的偶极-诱导层；以及借由自那些第二半导体纳米片移除偶极-诱导层以及界面介电层以露出那些第二半导体纳米片，而位于那些第一半导体纳米片上的偶极-诱导层被遮罩层所覆盖。
本发明实施例提供一种集成电路，包含第一全绕式栅极晶体管，包含多个第一半导体纳米片，对应至第一全绕式栅极晶体管的多个通道区；第一界面介电层，位于那些第一半导体纳米片上；偶极层，位于第一界面介电层上并包含了偶极材料；以及第一高介电常数介电层，位于偶极层上；以及第二全绕式栅极晶体管，包含多个第二半导体纳米片，对应至第二全绕式栅极晶体管的多个通道区；第二界面介电层，位于那些第二半导体纳米片上；以及第二高介电常数介电层，位于第二界面介电层的正上方，其中在第二界面介电层以及第二高介电常数介电层中偶极材料的浓度为零。
附图说明
由以下的详细叙述配合所附图式，可最好地理解本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用于说明。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本发明实施例之特征。
图1A、图1B、图1C、图1D、图1E、图1F以及图1G是根据本发明的一实施例，绘示出集成电路在制程的各种阶段的剖面示意图。
图2A是根据传统的制程，绘示出栅极介电质中偶极浓度的示意图。
图2B是根据一实施例，绘示出栅极介电质中偶极浓度的示意图。
图3是根据一实施例，绘示出包含鳍式场效晶体管的集成电路晶体管的剖面示意图。
图4是根据一实施例，绘示出形成集成电路的方法的流程示意图。
图5是根据一实施例，绘示出形成集成电路的方法的流程示意图。
其中，附图标记说明如下：
100：集成电路
102：半导体基板
103：浅沟槽隔离
104：晶体管
106：晶体管
108：纳米片
108a：纳米片
108b：纳米片
110a：界面介电层
110b：界面介电层
112a：偶极-诱导层
112b：偶极-诱导层
114：硬遮罩层
114a：硬遮罩层
114b：硬遮罩层
116：光阻层
118a：高介电常数介电层
118b：高介电常数介电层
120：偶极层
124：栅极金属
126：浅沟槽隔离
128：源极与漏极区
130：硅化物区
132：层间介电层
134：接触插塞
136：侧壁间隔物
138：介电间隔物
202：曲线
204：曲线
206：曲线
208：曲线
300：集成电路
302：半导体基板
304：第一鳍式场效晶体管
306：第二鳍式场效晶体管
308a：半导体鳍片
308b：半导体鳍片
310a：界面介电层
310b：界面介电层
318a：高介电常数介电层
318b：高介电常数介电层
320：偶极层
324：栅极金属
350：浅沟槽隔离区
400：方法
402：流程
404：流程
406：流程
408：流程
410：流程
500：方法
502：流程
504：流程
506：流程
508：流程
510：流程
512：流程
A：位置
B：位置
D：距离
HK：高介电常数介电层
IL：界面介电层
T：厚度
W：宽度
具体实施方式
以下公开描述了集成电路晶粒之内的各种膜层以及结构的多个厚度以及材料。特定的尺寸以及材料是以各种实施例的示例来提出。本发明所属技术领域中具有通常知识者应理解，根据本发明实施例，在许多情况下也可使用其他的尺寸以及材料而不悖离本公开的范围。
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如「在……之下」、「下方」、「较低的」、「上方」、「较高的」等类似用词，是为了便于描述图式中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
在以下的描述中，阐述了一些具体细节以提供对本公开的各种实施例的整体理解。然而，本发明所属技术领域中具有通常知识者应理解，本公开也可以在没有这些具体细节的情况下实施。在其他情况中，与电子元件以及其制造技术相关的现有结构并没有被详细的描述，以避免不必要地混淆对本公开的实施例的描述。
除非在上下文有另行说明，在本公开的说明书以及下方的权利要求的全文中，用词“包括”及其变体，诸如“包含”或者“包含了”，应在开放、包容的意义上作解释，也就是用作“包含，但是不限于”。
使用诸如第一、第二、以及第三这种序数不一定意味着有阶级般的顺序感，而可能只是区分一个动作或结构的多种情况。
本公开说明书全文中提到的“一实施例”或者“实施例”是指与实施例所描述相关的特定部件、结构或特性至少会包含在一个实施例中。因此，本公开说明书全文各处出现的“在一实施例中”或者“在实施例中”的用句不一定都是指同一个实施例。此外，特定的部件、结构或特性可能以任何适合的方式组合于一或多个实施例中。
如同在本公开说明书以及所附权利要求中所使用，除非在上下文中有另行说明，单数形式的“一”、“该”包含对复数的指称。值得注意的是，除非在上下文中有另行说明，否则用词“或者”通常以其包含“及/或”的含义使用。
本发明实施例提供了一种集成电路，包含了具有不同的选定临界电压的全绕式栅极晶体管。不同的选定临界电压是借由在半导体纳米片(nanosheet)的界面介电层上结合偶极层来实现的。偶极层所形成的方式减少了临界电压中不必要的变化。这增加了装置的性能以及装置的良率。虽然描述的是在半导体纳米片晶体管中结合偶极层，但结合偶极的原理(principle)可以扩展至其他类型的晶体管。
图1A、图1B、图1C、图1D、图1E、图1F以及图1G是根据本发明的一实施例，绘示出集成电路100在制程的各种阶段的剖面示意图。图1A、图1B、图1C、图1D、图1E、图1F以及图1G绘示出生产包含多种类型的纳米片晶体管的集成电路的例示性制程。图1A、图1B、图1C、图1D、图1E、图1F以及图1G是根据本公开的原理，绘示出这些类型的晶体管是如何以简单以及有效率的制程来形成。可以使用其他的制程步骤以及制程步骤的组合而不悖离本公开的范围。
图1A是根据一实施例，绘示出集成电路100在制程的中间阶段的剖面示意图。图1A为绘示了晶体管104以及晶体管106的示意图。尽管可能位于集成电路100的不同区域，晶体管104以及晶体管106是形成于同一集成电路100中。如同将在下方进行更详细的描述，晶体管104将结合偶极层，而晶体管106将不结合偶极层。这导致了晶体管104以及晶体管106具有不同的临界电压。
晶体管104以及晶体管106为全绕式栅极(GAA)晶体管。全绕式栅极晶体管可借由任意合适的方法来图案化。举例来说，结构可使用一或多道光学微影制程来进行图案化，包含双重图案化或多重图案化制程。一般来说，双重图案化或多重图案化制程结合了微影制程与自对准制程，以创建出例如，比使用单一、直接微影制程所得的节距更小的图案。例如，在一实施例中，在基板上方形成牺牲层，并使用微影制程对其进行图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。之后去除牺牲层，然后可以使用剩余的间隔物以图案化全绕式栅极结构。
集成电路100包含半导体基板102。在一实施例中，半导体基板102在至少一表面部分上包含单晶(single crystalline)半导体层。基板102可包含单晶半导体材料，包括但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、以及InP。基板102可包含一或多层缓冲(buffer)层(未绘示)于其表面区域中。缓冲层可用来将基板的晶格常数逐步地改变源极/漏极区的晶格常数。缓冲层可以由外延地成长单晶半导体材料来形成，包括但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP、以及InP。在一特定实施例中，基板102包含硅锗(SiGe)缓冲层外延地成长于硅基板102上。硅锗(SiGe)缓冲层的锗浓度可以由最底部的缓冲层的30原子百分比(atom％)的锗增加至最顶部的缓冲层的70原子百分比的锗。基板102可包含被合适地掺杂杂质(例如，p型或n型导电性)的各种区域。举例来说，被掺杂的掺质对n型晶体管来说为硼(BF2)，或者对p型晶体管来说为磷。
集成电路100可包含一或多个绝缘部件，诸如浅沟槽隔离(shallow trenchisolations；STIs)103，浅沟槽隔离103将晶体管104自晶体管106分隔，或者是将晶体管104彼此分隔及将晶体管106彼此分隔。浅沟槽隔离103可用来分隔与半导体基板102一起形成的晶体管结构的群集(group)。浅沟槽隔离103可包含介电材料。浅沟槽隔离103的介电材料可以包含氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass；FSG)、或者低介电常数介电材料，并可以借由低压化学气相沉积(low pressure chemical vapor deposition；LPCVD)、等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)、或可流动化学气相沉积(flowable chemical vapor deposition；FCVD)来形成。浅沟槽隔离103可以使用其他的材料以及结构而不悖离本公开的范围。
晶体管104以及晶体管106包含许多同一类型的结构以及材料。因此，若晶体管104以及晶体管106各自包含相同名称的结构，与晶体管104相关的参考标号会包含后缀“a”，而与晶体管106相关的参考标号会包含后缀“b”。
集成电路100包含多个半导体纳米片108a/108b或者半导体纳米线(nanowire)。半导体纳米片108a/108b为半导体材料的膜层。半导体纳米片108a/108b分别对应至晶体管104的多个通道区以及晶体管106的多个通道区。半导体纳米片108a/108b形成于基板102上方。半导体纳米片108a/108b可包含一层或多层的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、或InP。在一些实施例中，半导体纳米片108a/108b为与基板102相同的半导体材料。半导体纳米片108a/108b可以使用其他的半导体材料而不悖离本公开的范围。
在图1A中，每个晶体管104以及晶体管106具有四个半导体纳米片108a/108b。然而，在实际的情况中，每个晶体管104以及晶体管106可具有不同于三个的半导体纳米片108a/108b。举例来说，每个晶体管104以及晶体管106可包含2至20个半导体纳米片108a/108b。也可使用其他数目的半导体纳米片108a/108b而不悖离本公开的范围。
半导体纳米片108a/108b的宽度W的范围可为10纳米至40纳米。半导体纳米片108a/108b的厚度T的范围可为4纳米至8纳米。半导体纳米片108a/108b的距离D的范围可为6纳米至15纳米。也可使用其他厚度以及尺寸的半导体纳米片108a/108b而不悖离本公开的范围。
在图1A中，每个半导体纳米片108a/108b都被界面介电层110a/110b所覆盖。如同将在下方进行更详细的描述，界面介电层110a/110b可用来在半导体纳米片108a/108b与后续的介电层之间产生良好的界面。界面介电层110a/110b可帮助抑制作为晶体管104以及晶体管106的通道区的半导体纳米片108a/108b中的电荷载子的迁移率下降。
界面介电层110a/110b可包含介电材料，诸如氧化硅、氮化硅、或其他合适的介电材料。界面介电层110a/110b可包含相对于高介电常数介电质的相对低介电常数介电质，诸如氧化铪或其他可用于晶体管的栅极介电质中的高介电常数介电材料。高介电常数介电质可包含具有高于氧化硅的介电常数的介电材料。在图1A的示例中，界面介电层110a/110b为二氧化硅，然而也可使用其他材料而不悖离本公开的范围。
界面介电层110a/110b可以借由热氧化制程、化学气相沉积(chemical vapordeposition；CVD)制程、或原子层沉积(atomic layer deposition；ALD)制程来形成。界面介电层110a/110b可具有范围为0.5纳米至2纳米的厚度。如同将在下方进行更详细的描述，选择界面介电层110a/110b的厚度的一个考量为要在半导体纳米片108a/108b之间留下足够的空间来沉积以及蚀刻各种材料。界面介电层110a/110b也可以使用其他的材料、其他的沉积制程、以及其他的厚度而不会悖离本公开的范围。
图1B是根据一实施例，绘示出集成电路100在制程的中间阶段的剖面示意图。在图1B中，沉积偶极-诱导层(dipole-inducing)112a/112b于晶体管104以及晶体管106两者的层间。偶极-诱导层112a/112b可包含一个或多个的La、Y、Al、Sr、Er、Sc、或Nb。偶极-诱导层112a/112b可具有范围为2埃(angstrom；
Figure BDA0003693321800000091
)至15埃的厚度。偶极-诱导层的厚度小于15埃是有利的，这可以使得栅极介电质的整体厚度仍维持在低厚度。偶极-诱导层112a/112b可借由物理气相沉积(physical vapor deposition；PVD)制程、原子层沉积(ALD)制程、化学气相沉积(CVD)制程、或其他合适的沉积制程来沉积。偶极-诱导层112a/112b可使用其他的厚度、其他的材料、以及其他的沉积制程而不悖离本公开的范围。
相对于晶体管106的临界电压，偶极-诱导层112a/112b的其中一个目的为调整晶体管104的临界电压。偶极-诱导层112a/112b将可用来生成偶极层于晶体管104的界面介电层110a上。从偶极-诱导层112a/112b生成的偶极层具有偶极效应，偶极层能够强化或降低在开启或关闭晶体管104时施加至栅极电极的电压的效应。偶极-诱导层112a/112b中的偶极掺质被驱入(drive in)至相邻的介电层之中以调制(modulate)晶体管的有效功函数(work function)，从而增加或减少晶体管104的临界电压。在图1B绘示的示例中，选择偶极-诱导层112a/112b以及界面介电层110a的材料以产生能减少晶体管104的临界电压的偶极层。如同将在下方进行更详细的描述，自偶极-诱导层112a产生偶极层的制程导致了实质上没有偶极层产生于晶体管106的界面介电层110b上。此外，自偶极-诱导层112a产生偶极层的制程导致了晶体管106中与晶体管104中会具有不同的临界电压。
在图1B中，沉积硬遮罩层114a/114b于晶体管104以及晶体管106两者的偶极-诱导层112a/112b上。硬遮罩层114可包含一个或多个的氧化铝AlOx(其中x表示氧的浓度)、TiOx、ZrOx、AlN、TiN、TiSiN、或其他合适的材料。硬遮罩层114可以具有0.5纳米至3纳米的厚度。遮罩层114所选定的厚度是为了能确保晶体管104以及晶体管106两者的相邻的纳米片108a/108b之间仍会留有间隙(gap)。硬遮罩层114可以借由物理气相沉积(PVD)制程、原子层沉积(ALD)制程、化学气相沉积(CVD)制程、或其他合适的沉积制程来沉积。遮罩层114可以具有其他的厚度、其他的材料、以及其他的沉积制程而不会悖离本公开的范围。
图1C是根据一实施例，绘示出集成电路100的剖面示意图。在图1C中，沉积以及图案化光阻层116。图案化光阻层116以露出晶体管106的硬遮罩层114。晶体管104的硬遮罩层114被光阻层116所覆盖。光阻层116可以借由标准光阻沉积技术来沉积，包含蒸汽沉积、喷洒沉积、旋转涂布(spin-on coating)、或借由其他合适的制程。光阻层116可借由将光阻层116通过光学微影遮罩(光罩)暴露于光线来图案化。因此，光阻层116可以使用标准的光学微影技术来进行沉积以及进行图案化。硬遮罩层114的材料是选自能够使光阻层粘在硬遮罩层114上的材料。
在图1C中，对集成电路100执行蚀刻制程。特别地说，对集成电路100没有被光阻层116覆盖的部分执行蚀刻制程。蚀刻制程自晶体管106蚀刻硬遮罩层114b以及偶极-诱导层112b。蚀刻制程可包含等向性(isotropic)蚀刻制程，等向性蚀刻制程在所有的方向中会同等地蚀刻硬遮罩层114b以及偶极-诱导层112b。蚀刻制程的持续时间是择自能够从晶体管106的半导体纳米片108b完全地移除硬遮罩层114b以及偶极-诱导层112b的时间。蚀刻制程可以包含湿式蚀刻、干式蚀刻、原子层蚀刻(atomic layer etching；ALE)制程、定时蚀刻、或其他合适的蚀刻制程。蚀刻制程可包含多个蚀刻步骤。举例来说，可以执行第一蚀刻步骤以移除硬遮罩层114b。可以执行第二蚀刻步骤以移除偶极-诱导层112b。也可以使用其他类型的蚀刻制程而不会悖离本公开的范围。在执行蚀刻制程之后，晶体管106的半导体纳米片108b被完全地露出。
关于图1A、图1B以及图1C中所绘示的制程为形成偶极层的替代方法提供了数个优点。举例来说，形成偶极层的一种替代方法为沉积偶极-诱导层于沉积于界面介电层110a上的高介电常数介电层上。偶极层的形成是借由自偶极-诱导层扩散原子穿过高介电常数介电层至界面介电层110a之上。然而，形成硬遮罩层于高介电常数介电层上可能导致硬遮罩层完全地填充了晶体管106的纳米片108b之间的间隙。随后，蚀刻制程可能无法自晶体管106的纳米片108b之间移除所有的硬遮罩层。这是因为等向性蚀刻制程需要在晶体管106的半导体纳米片108b之间蚀刻相当于半导体纳米片108b的宽度的厚度。通常的结果为晶体管106的半导体纳米片108b之间的硬遮罩层以及偶极-诱导层112b并未被完全地移除。随后，偶极层的一部分可能形成于晶体管106，但偶极层应该要完全不存在。这造成了晶体管106的临界电压中出现不必要的变化。
然而，因为偶极-诱导层112a/112b以及硬遮罩层114a/114b是形成于界面介电层110a/110b上而不是于高介电常数介电层上，可以可靠地沉积硬遮罩层114a/114b而不会完全地填充半导体纳米片108a/108b之间的间隙。因此，关于图1C中所描述的蚀刻制程将可靠地自晶体管106的纳米片108b移除所有的硬遮罩层114b以及偶极-诱导层112b。当后续自晶体管104的偶极-诱导层形成偶极层时，将不会有不必要的偶极层形成于晶体管106。这确保了晶体管106在一些实施例中不会具有不必要的临界电压变化。
此外，在形成偶极层于晶体管104上的替代制程中，造成原子自偶极-诱导层穿过高介电常数介电层的热驱入制程可能会产生各种问题。举例来说，扩散制程可能产生陷阱态(trap states)于高介电常数介电层中。这些陷阱态可能会损害高介电常数介电层的结构完整性，以及可能会改变高介电常数介电层的介电常数。根据本公开的原理，形成偶极-诱导层112a/112b于界面介电层110a/110b的正上方能够避免对高介电常数介电层所造成的伤害。
图1D是根据一实施例，绘示出集成电路100的剖面示意图。在图1D中，光阻层116被移除。光阻层116可借由等离子体灰化(ash)制程来移除。也可使用其他移除制程来移除光阻层116而不悖离本公开的范围。
在图1D中，硬遮罩层114a自晶体管104移除。硬遮罩层114a可通过蚀刻制程来移除，蚀刻制程相对于偶极-诱导层112a选择性地蚀刻硬遮罩层114a。蚀刻制程可包含湿式蚀刻、干式蚀刻、原子层蚀刻(ALE)制程、定时蚀刻、或其他合适的蚀刻制程。进行蚀刻制程的结果为硬遮罩层114a自晶体管104的半导体纳米片108a之间完全地移除。
在图1D中，沉积或重新沉积界面介电层110b于晶体管106的半导体纳米片108b上。在一些实施例中，位于晶体管106的半导体纳米片108b上的界面介电层110b可包含与之前关于图1A所描述的界面介电层相同的材料以及厚度。在一些实施例中，位于晶体管106的半导体纳米片108b上的界面介电层110b可具有与之前关于图1A所描述的界面介电层不同的材料以及厚度。
在一实施例中，界面介电层110b是作为自晶体管104移除硬遮罩层114a的蚀刻制程的结果而形成的。在界面介电层110b为二氧化硅的至少一示例中，蚀刻硬遮罩层114a的蚀刻剂可包含氧。蚀刻剂中的氧使位于晶体管106的半导体纳米片108b的暴露表面上的界面介电层110b成长。蚀刻剂中的氧并未使晶体管104的界面介电层成长，因为偶极-诱导层112a仍存在于晶体管104的界面介电层110a上。
在至少一示例中，硬遮罩层114a包含氮化钛。氮化钛可借由氢氧化铵来蚀刻。氢氧化铵包含氧。来自氢氧化铵蚀刻剂的氧成长及形成二氧化硅的界面介电层于晶体管106的半导体纳米片108b上。因此，不需要一个单独的步骤来重新成长界面介电层110b于晶体管106的半导体纳米片108b上。也可使用其他的材料以及蚀刻剂而不悖离本公开的范围。
图1E是根据一实施例，绘示出集成电路100在制程的中间阶段的剖面示意图。在图1E中，沉积高介电常数介电层118b于晶体管106的界面介电层110b上。沉积高介电常数介电层118a于晶体管104的偶极-诱导层112a上。高介电常数介电层118a/118b以及界面介电层110a/110b共同地形成了晶体管104以及晶体管106的栅极介电质。高介电常数介电层118a/118b以及界面介电层110a/110b将半导体纳米片108a/108b与将在后续步骤中沉积的栅极金属实体地(physically)分隔。高介电常数介电层118a/118b以及界面介电层110a/110b将栅极金属与对应至晶体管104以及晶体管106的通道区的半导体纳米片108a/108b隔离。
高介电常数介电层118a/118b包含一或多层的介电材料，诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-铝(HfO2-Al2O3)合金、其他合适的高介电常数介电材料、及/或上述的组合。高介电常数介电层118a/118b可借由化学气相沉积(CVD)、原子层沉积(ALD)、或任意合适的方法来形成。在一实施例中，高介电常数介电层118a/118b是使用诸如原子层沉积的高顺应性(highly conformal)沉积制程来形成，以确保栅极介电层的形成能在每个半导体纳米片108a/108b周围具有均匀的厚度。在一实施例中，高介电常数介电层的厚度范围为约1纳米至约3纳米。高介电常数介电层118a/118b也可使用其他的厚度、其他的沉积制程、以及其他的材料而不悖离本公开的范围。
在图1E中，对集成电路100执行热退火(anneal)制程。热退火制程可包含使集成电路100在选定的持续时间内承受升高(elevated)的温度。举例来说，热退火制程可包含将集成电路置于范围为100℃至600℃的温度。热退火制程的持续时间可为10秒至50秒。也可使用其他的持续时间以及温度而不悖离本公开的范围。
热退火制程导致了从偶极-诱导层112a以及界面介电层110a形成偶极层120。在生成偶极层120的方式中，热退火制程造成了来自偶极-诱导层的原子与界面介电层110a及高介电常数介电层118a的至少一者键结。偶极层120可以由极化(polarizing)偶极-诱导层112a、界面介电层110a、及高介电常数介电层118a的至少一者来形成。在界面介电层110a为二氧化硅的示例中，偶极层120可为偶极氧化物。偶极氧化物由偶极-诱导层112a的材料的氧化物所构成。偶极氧化物可包含Y、La、Al、Sr、Er、Sc、Nb、或其他材料的氧化物，取决于偶极-诱导层112a的材料。
晶体管104中偶极层120的存在导致了晶体管104与晶体管106之间的临界电压的差异。晶体管104的临界电压可以比晶体管106的临界电压小最多300mV，尽管也可能具有其他临界电压的变化值而不悖离本公开的范围。在其他实施例中，晶体管104的临界电压可高于晶体管106的临界电压。
在一实施例中，可在沉积高介电常数介电层118a之前先形成偶极层120。可在沉积高介电常数介电层118a之前先执行热退火制程以从偶极-诱导层112a以及界面介电层110a形成偶极层120。在高介电常数介电层118a的沉积之后，可执行进一步的热退火制程以生成进一步的偶极。
因为高介电常数介电层118a/118b已经在各种移除了光阻层116、硬遮罩层114a/114b、及偶极-诱导层112b的蚀刻制程之后才形成，高介电常数介电层118a/118b不会受到任何蚀刻步骤所影响。又因为高介电常数介电层118a/118b不会受到任何蚀刻步骤所影响，得以维持高介电常数介电层118a/118b的完整性。因此，高介电常数介电层118a/118b不会受到与关于图1A、图1B、图1C、图1D及图1E所绘示的制程的损害。此外，在晶体管106的界面介电层110b以及高介电常数介电层118b完全没有偶极层或者偶极-诱导层112a/112b的偶极材料。换句话说，晶体管106的界面介电层110b以及高介电常数介电层118b中偶极材料的浓度为零。
图1F是根据一实施例，绘示出集成电路100的剖面示意图。在图1F中，沉积栅极金属124环绕晶体管104以及晶体管106的半导体纳米片108a/108b。栅极金属124借由界面介电层110a/110b、偶极层120(对晶体管104来说)、以及高介电常数介电层118a/118b来与半导体纳米片108a/108b分隔。
在图1F所绘示的示意图中，栅极金属124被绘示作单一栅极金属。然而，在实际的情况中，栅极金属124可包含多个单独的金属层。举例来说，栅极金属124可包含首先沉积于高介电常数介电层118a/118b上的相对薄的胶层、阻障(barrier)层、或功函数层。这些初始的栅极金属层可包含一或多个的氮化钛、氮化钽、氮化钨、钽、或其他的材料。在初始的栅极金属层的沉积之后，可沉积栅极填充材料。栅极填充材料可包含钨、钛、钽、钴、铝、或铜。初始的栅极金属层以及栅极填充材料共同构成了栅极金属124。栅极金属124的各种膜层可使用一或多道的沉积制程来沉积，包含物理气相沉积(PVD)；化学气相沉积(CVD)、原子层沉积(ALD)、或其他合适的沉积制程。栅极金属124也可使用其他材料、其他类型的膜层、以及其他沉积制程而不悖离本公开的范围。
图1G是根据一实施例，绘示出集成电路100的剖面示意图。图1G所绘示的示意图是沿着图1F的剖线G来绘制。图1G的示意图更全面地绘示出晶体管104的整体结构。晶体管106的结构将实质上近似于晶体管104的结构。
图1G绘示出相邻于半导体基板102的浅沟槽隔离126。浅沟槽隔离126可用来分隔与半导体基板102一起形成的晶体管结构的群集。浅沟槽隔离126可包含介电材料。浅沟槽隔离126的介电材料可包含氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂硅酸盐玻璃(FSG)、或者低介电常数介电材料，并借由低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、或可流动化学气相沉积(FCVD)来形成。浅沟槽隔离126可以使用其他的材料以及其他的结构而不悖离本公开的范围。
集成电路100包含源极与漏极区128。源极与漏极区128包含半导体材料。源极与漏极区128可自半导体纳米片108a外延地成长。源极与漏极区128可自半导体纳米片108a或者在半导体纳米片108a的形成之前自基板102外延地成长。源极与漏极区128在n型晶体管的情况中可掺杂n型掺质种类。源极与漏极区128在p型晶体管的情况中可掺杂p型掺质种类。
半导体纳米片108a延伸至源极与漏极区128之间。如同之前所描述，半导体纳米片108a对应至晶体管104的通道区。借由施加选定的电压至栅极金属124以及源极与漏极区128，电流在源极与漏极区128之间流过半导体纳米片108a。
图1G同样绘示出位于源极与漏极区128与栅极金属124之间的介电间隔物138。更特别地说，介电间隔物138位于高介电常数介电层118a与源极与漏极区128之间。介电间隔物138可包含一或多个介电材料，包含氮化硅、SiON、SiOCN、SiCN、氧化硅、或其他的介电材料。介电间隔物138也可使用其他的介电材料而不悖离本公开的范围。
图1G的示意图绘示出界面介电层110a与半导体纳米片108a接触。偶极层120位于高介电常数介电层118a与界面介电层110a之间。栅极金属124与高介电常数介电层118a接触。
集成电路100包含位于源极与漏极区128上的层间介电层(interleveldielectric layer；ILD)132。层间介电层可包含一或多个的氧化硅、氮化硅、SICOH、SiOC、或有机聚合物。层间介电层132也可使用其他类型的介电材料而不悖离本公开的范围。
集成电路100包含硅化物区130，其形成于源极与漏极区128中。硅化物区130可包含硅化钛、硅化钴、或其他类型的硅化物。形成接触插塞(contact plugs)134于层间介电层132中。接触插塞134可包含钴或其他合适的导电材料。接触插塞134可用来施加电压至晶体管104的源极与漏极区128。接触插塞134可被氮化钛胶层所环绕。
栅极金属124沉积于层间介电层132中所形成的沟槽中。栅极金属124同样环绕如图1G以及图1F中所绘示的半导体纳米片108a/108b。侧壁间隔物136位于层间介电层132中的沟槽中的栅极金属124周围。侧壁间隔物136可包含多个介电层，包含一或多个的氮化硅、氧化硅、碳化硅、或其他合适的介电材料。高介电常数介电层118a同样位于侧壁间隔物136与栅极金属124之间的沟槽的侧壁上。全绕式栅极晶体管104以及相对应的全绕式栅极晶体管106可包含其他的材料、结构、以及部件而不悖离本公开的范围。
图2A绘示出包含界面介电层以及高介电常数介电层的栅极介电质中的偶极浓度的示意图，而不使用根据本公开的偶极形成方法。图2A的示意图包含两条曲线。曲线202对应至全绕式栅极晶体管中的偶极浓度，其中偶极形成于界面介电层(IL)与高介电常数介电层(HK)之间的界面处，近似于晶体管104但没有进行关于图1C、图1D以及图1E所描述的偶极形成制程。曲线204对应至全绕式栅极晶体管中的偶极浓度，其中偶极不形成于栅极介电质中，近似于晶体管106但没有进行关于图1C、图1D以及图1E所描述的制程。
在图2A中，曲线202的偶极浓度从通道区以及界面介电层的边界到界面介电层与高介电常数介电层之间的边界逐渐增加。在高介电常数介电层中，偶极浓度会下降，但不会下降到零。
在图2A中，曲线204近似于曲线202，但差别在于曲线204的偶极浓度低于曲线202的偶极浓度。在曲线202及曲线204两者中，高介电常数介电层上的界面介电层仍有显著的偶极浓度。
图2A的曲线绘示出以往的偶极形成制程的缺点。在准备形成偶极的晶体管中，偶极浓度最好是集中于高介电常数介电层与界面介电层之间的边界处。虽然在高介电常数介电层与界面介电层之间的边界处确实出现了偶极形成的峰值，但峰值并不尖锐，且在曲线202以及曲线204两者中界面介电层与高介电常数介电层中都有不理想的偶极浓度。
图2B是根据本公开的原理，绘示出在图1E所绘示的制程步骤之后晶体管104以及晶体管106的栅极介电质中偶极浓度的示意图。曲线206绘示出晶体管104中的偶极浓度。曲线208绘示出晶体管106中的偶极浓度。参见图1E，位置A对应至界面介电层110a或110b与半导体纳米片108a或108b之间的界面。位置B对应至高介电常数介电层108a或108b的外侧边缘。在实际的情况中，图2B中所绘示的虚线代表偶极层120的位置。
曲线206绘示出在晶体管104的界面介电层110a与高介电常数介电层118a之间的界面处具有浓度的尖峰。浓度在边界的任一侧上急遽地下降。曲线206因而绘示出晶体管104理想的偶极浓度特性，其在界面介电层与高介电常数介电层之间的界面处具有尖锐的峰值，而在界面介电层108a以及高介电常数介电层118a中越远离界面浓度越急遽地下降。浓度中的尖峰对应至偶极层120的位置。
曲线208绘示出晶体管106的界面介电层108b以及高介电常数介电层118b两者的整个偶极浓度实质上为0。这是有利的，因为晶体管106被设计为没有偶极形成于栅极介电层之内。因此，曲线206以及曲线208绘示出根据本公开的原理所形成的有利的偶极浓度特性。
图3是根据一实施例，绘示出集成电路300的剖面示意图。集成电路300具有第一鳍式场效晶体管(FinFET)304以及第二鳍式场效晶体管306。晶体管104的栅极介电质中偶极形成的原理以及晶体管106的栅极介电质中预防偶极形成的原理被用来形成第一鳍式场效晶体管304以及第二鳍式场效晶体管306。特别地说，偶极层形成于第一鳍式场效晶体管304的栅极介电质中，但不形成于第二鳍式场效晶体管306中。
第一鳍式场效晶体管(FinFET)304包含半导体鳍片308a。半导体鳍片308a为第一鳍式场效晶体管304的通道区。半导体鳍片308a形成于半导体基板302上方。浅沟槽隔离区350形成于半导体基板302中。第一鳍式场效晶体管304包含界面介电层310a形成于半导体鳍片308a的顶部以及侧表面上。第一鳍式场效晶体管304包含高介电常数介电层318a于界面介电层310a上。第一鳍式场效晶体管304包含偶极层320形成于界面介电层310a与高介电常数介电层318a之间的界面。界面介电层310a、偶极层320、以及高介电常数介电层318a对应至第一鳍式场效晶体管304的栅极介电质。
第二鳍式场效晶体管(FinFET)306包含半导体鳍片308b。半导体鳍片308b为第二鳍式场效晶体管306的通道区。半导体鳍片308b形成于半导体基板302上方。浅沟槽隔离区350形成于半导体基板302中。第二鳍式场效晶体管306包含界面介电层310b形成于半导体鳍片308b的顶部以及侧表面上。第二鳍式场效晶体管306包含高介电常数介电层318b于界面介电层310b上。并未形成偶极层于第二鳍式场效晶体管306的界面介电层310b与高介电常数介电层318b之间的界面。界面介电层310b以及高介电常数介电层318b对应至第二鳍式场效晶体管306的栅极介电质。
如同关于图1A至图1G中所描述的全绕式栅极晶体管104以及全绕式栅极晶体管106的栅极介电质的形成方式，第一鳍式场效晶体管304以及第二鳍式场效晶体管306的栅极介电质是以同一方式形成。特别地说，如同关于图1A至图1G中所描述的界面介电层110a以及110b形成于半导体纳米片108a以及108b的方式，形成于半导体鳍片308a以及308b上的界面介电层310a以及310b是以同一方式来形成。
接着，如同关于图1B中所描述的形成偶极-诱导层112a以及112b的方式，以近似的方式形成偶极-诱导层于界面介电层310a以及310b上。接着，如同关于图1B中所描述的形成硬遮罩层114a以及114b的方式，以同一方式形成硬遮罩层于第一鳍式场效晶体管304以及第二鳍式场效晶体管306的偶极-诱导层上。
接着，与图1C所描述的形成光阻层116为近似的方式，形成遮罩覆盖第一鳍式场效晶体管304并露出第二鳍式场效晶体管306。接着，如同关于图1C中的晶体管106所描述，以近似的方式移除硬遮罩层、偶极-诱导层、以及界面介电层310b。接着，如同关于图1D中所描述的重新成长界面介电层110b于半导体纳米片108b上，以近似的方式重新成长界面介电层310b于半导体鳍片308b上。
接着，如同图1D中的晶体管104所描述，以近似的方式自鳍式场效晶体管304移除遮罩并执行退火制程以帮助从偶极-诱导层生成偶极层320。接着，如同关于图1E的高介电常数介电层118a以及118b所描述，以近似的方式沉积高介电常数介电层318a以及318b。接着，如同图1F中所描述的形成栅极金属124，以近似的方式替第一鳍式场效晶体管304以及第二鳍式场效晶体管306两者沉积栅极金属324。此制程所形成的结构绘示于图3中。在所描述的制程步骤中也可使用其他的制程步骤以及变化来执行第一鳍式场效晶体管304以及第二鳍式场效晶体管306而不悖离本公开的范围。图4是根据一实施例，绘示出形成集成电路的方法400的流程示意图。方法400可使用关于图1A、图1B、图1C、图1D、图1E、图1F、图1G、图2A、图2B以及图3所公开的结构、制程、以及元件。在流程402，方法400包含形成多个的第一半导体纳米片，对应至第一全绕式栅极晶体管的多个通道区。第一全绕式栅极晶体管的一示例为图1A至图1G的全绕式栅极晶体管104。第一半导体纳米片的一示例为图1A至图1G的全绕式栅极晶体管104的半导体纳米片108。在流程404，方法400包含沉积第一界面介电层于那些第一半导体纳米片上。第一界面介电层的一示例为图1A至图1G的全绕式栅极晶体管104的第一界面介电层110。在流程406，方法400包含沉积偶极-诱导层于第一界面介电层上。偶极-诱导层的一示例为图1B的偶极-诱导层112。在流程408，方法400包含沉积第一高介电常数介电层于偶极-诱导层上。第一高介电常数介电层的一示例为图1E的全绕式栅极晶体管104的高介电常数介电层118。在流程410，方法400包含借由热退火制程，自位于第一半导体纳米片上的偶极-诱导层与第一高介电常数介电层及第一界面介电层的至少一者形成偶极层。偶极层的一示例为图1E的偶极层120。
图5是根据一实施例，绘示出形成集成电路的方法500的流程示意图。方法500可使用关于图1A、图1B、图1C、图1D、图1E、图1F、图1G、图2A以及图2B所公开的结构、制程、以及元件。在流程502，方法500包含形成集成电路的第一全绕式栅极晶体管的多个第一半导体纳米片。第一全绕式栅极晶体管的一示例为图1A至图1G的全绕式栅极晶体管104。第一半导体纳米片的一示例为图1A的全绕式栅极晶体管104的半导体纳米片108。在流程504，方法500包含形成集成电路的第二全绕式栅极晶体管的多个第二半导体纳米片。第二全绕式栅极晶体管的一示例为图1A至图1F的全绕式栅极晶体管106。第二半导体纳米片的一示例为图1A的全绕式栅极晶体管106的半导体纳米片108。在流程506，方法500包含沉积界面介电层于第一半导体纳米片以及第二半导体纳米片上。界面介电层的一示例为图1A的界面介电层110。在流程508，方法500包含沉积偶极-诱导层于位于第一半导体纳米片以及第二半导体纳米片上的界面介电层上。偶极-诱导层的一示例为图1B的偶极-诱导层112。在流程510，方法500包含以遮罩层覆盖位于第一半导体纳米片的偶极-诱导层。遮罩层的一示例为图1B的硬遮罩层114。在流程512，方法500包含借由自第二半导体纳米片移除偶极-诱导层以及界面介电层以露出第二半导体纳米片，而位于第一半导体纳米片上的偶极-诱导层被遮罩层所覆盖。
在一实施例中，提供了一种形成集成电路的方法，包含形成多个第一半导体纳米片对应至第一全绕式栅极晶体管的多个通道区，沉积第一界面介电层于那些第一半导体纳米片上以及沉积偶极-诱导层于第一界面介电层上。此方法包含沉积第一高介电常数介电层于偶极-诱导层上以及借由热退火制程，自位于那些第一半导体纳米片上的偶极-诱导层与第一高介电常数介电层及第一界面介电层的至少一者形成偶极层。
在此方法中，形成偶极层包含驱入多个偶极掺质至第一界面介电层及第一高介电常数介电层的至少一者之中。此方法更包含形成多个第二半导体纳米片对应至第二全绕式栅极晶体管的多个通道区，沉积第二界面介电层于那些第二半导体纳米片上，以及沉积第二高介电常数介电层于第二界面介电层上。此方法更包含在同一沉积制程中沉积第一高介电常数介电层以及第二高介电常数介电层。在此方法中，沉积第二界面介电层于那些第二半导体纳米片上包含在沉积偶极-诱导层于第一界面介电层上之后，沉积第二界面介电层。
在一实施例中，提供了一种形成集成电路的方法，包含形成集成电路的第一全绕式栅极晶体管的多个第一半导体纳米片，形成集成电路的第二全绕式栅极晶体管的多个第二半导体纳米片，以及沉积界面介电层于那些第一半导体纳米片以及那些第二半导体纳米片上。此方法包含沉积偶极-诱导层于位于那些第一半导体纳米片以及那些第二半导体纳米片上的界面介电层上，以遮罩层覆盖位于那些第一半导体纳米片的偶极-诱导层，以及借由自那些第二半导体纳米片移除偶极-诱导层以及界面介电层以露出那些第二半导体纳米片，而位于那些第一半导体纳米片上的偶极-诱导层被遮罩层所覆盖。
此方法更包含自位于那些第一半导体纳米片上的偶极-诱导层移除遮罩层，以及形成第二界面介电层于那些第二半导体纳米片上。此方法更包含在同一制程步骤中移除遮罩层且形成第二界面介电层。此方法更包含涂布光阻层于那些第一半导体纳米片上方，其中两个相邻的纳米片之间的间距没有光阻。在此方法中，移除遮罩层包含使用含氧蚀刻剂以蚀刻遮罩层。在此方法中，移除遮罩层包含使用含氢氧化铵蚀刻剂以蚀刻遮罩层。在此方法中，露出那些第二半导体纳米片包含部分地移除那些第二半导体纳米片下方的绝缘部件。此方法更包含沉积高介电常数介电质于位于那些第一半导体纳米片上的偶极-诱导层上以及于位于那些第二半导体纳米片上的界面介电层上。此方法更包含在高介电常数介电质的沉积之后，借由执行热退火制程，自偶极-诱导层形成偶极层。此方法更包含借由极化偶极-诱导层、位于那些第一半导体纳米片上的界面介电层、以及高介电常数介电质的至少一者，形成偶极层。此方法更包含沉积栅极金属于高介电常数介电质上。
在一实施例中，提供了一种集成电路，包含第一全绕式栅极晶体管，包含多个第一半导体纳米片，对应至第一全绕式栅极晶体管的多个通道区，第一界面介电层，位于那些第一半导体纳米片上，偶极层，位于第一界面介电层上并包含了偶极材料以及第一高介电常数介电层，位于偶极层上。此集成电路包含第二全绕式栅极晶体管，包含多个第二半导体纳米片，对应至第二全绕式栅极晶体管的多个通道区，第二界面介电层，位于那些第二半导体纳米片上，以及第二高介电常数介电层，位于第二界面介电层的正上方。在第二界面介电层以及第二高介电常数介电层中偶极材料的浓度为零。
在此集成电路中，偶极层包括了La、Y、Al、Sr、Er、Sc、以及Nb中的至少一者。在此集成电路中，偶极层的厚度为小于15埃
Figure BDA0003693321800000221
在此集成电路中，在第一界面介电层中偶极掺质的分布与在第一高介电常数介电层中偶极掺质的分布为沿着第一界面介电层与第一高介电常数介电层之间的中央线呈镜像对称地配置。
上方描述的各种实施例可以互相组合以提供进一步的实施例。如有必要，可以对实施例的多个面向进行修改，以采用各种专利、申请案、以及出版物的概念来提供进一步的实施例。
以上概述数个实施例的特征，以使本发明所属技术领域中具有通常知识者可以更加理解本发明实施例的观点。本发明所属技术领域中具有通常知识者应理解，可轻易地以本发明实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本发明的精神与范围，且可以在不违背本发明的精神和范围下，做各式各样的改变、取代、以及替换。因此，本发明的保护范围当视后附的权利要求书所界定为准。

Claims (1)

1.一种集成电路的制造方法，包括：
形成多个第一半导体纳米片对应至一第一全绕式栅极晶体管的多个通道区；
沉积一第一界面介电层于所述第一半导体纳米片上；
沉积一偶极-诱导层于该第一界面介电层上；
沉积一第一高介电常数介电层于该偶极-诱导层上；以及
借由一热退火制程，自位于所述第一半导体纳米片上的该偶极-诱导层与该第一高介电常数介电层及该第一界面介电层的至少一者形成一偶极层。
CN202210671373.6A 2021-07-08 2022-06-14 集成电路的制造方法 Pending CN115332172A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/370,843 2021-07-08
US17/370,843 US11894367B2 (en) 2021-07-08 2021-07-08 Integrated circuit including dipole incorporation for threshold voltage tuning in transistors

Publications (1)

Publication Number Publication Date
CN115332172A true CN115332172A (zh) 2022-11-11

Family

ID=83916350

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210671373.6A Pending CN115332172A (zh) 2021-07-08 2022-06-14 集成电路的制造方法

Country Status (3)

Country Link
US (2) US11894367B2 (zh)
CN (1) CN115332172A (zh)
TW (1) TW202303839A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11894367B2 (en) * 2021-07-08 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit including dipole incorporation for threshold voltage tuning in transistors

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11133309B2 (en) * 2019-05-23 2021-09-28 International Business Machines Corporation Multi-threshold voltage gate-all-around transistors
US11894367B2 (en) * 2021-07-08 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit including dipole incorporation for threshold voltage tuning in transistors

Also Published As

Publication number Publication date
US20230010502A1 (en) 2023-01-12
US20240145470A1 (en) 2024-05-02
US11894367B2 (en) 2024-02-06
TW202303839A (zh) 2023-01-16

Similar Documents

Publication Publication Date Title
US20220328356A1 (en) Mechanisms for Forming FinFET Device
TWI715317B (zh) 半導體裝置的製造方法及半導體裝置
US6645797B1 (en) Method for forming fins in a FinFET device using sacrificial carbon layer
US6787439B2 (en) Method using planarizing gate material to improve gate critical dimension in semiconductor devices
US8120073B2 (en) Trigate transistor having extended metal gate electrode
US11152477B2 (en) Transistors with different threshold voltages
US11024715B2 (en) FinFET gate cut after dummy gate removal
US9640660B2 (en) Asymmetrical FinFET structure and method of manufacturing same
KR102247654B1 (ko) 반도체 디바이스 및 방법
US20240194758A1 (en) Gate all around transistor with dual inner spacers
US20240145470A1 (en) Integrated circuit including dipole incorporation for threshold voltage tuning in transistors
US20220344333A1 (en) Field effect transistor and method
CN108573910B (zh) 半导体结构及其形成方法
US20230317790A1 (en) Semiconductor Device having Doped Gate Dielectric Layer and Method for Forming the Same
US11996298B2 (en) Reversed tone patterning method for dipole incorporation for multiple threshold voltages
US11869955B2 (en) Integrated circuit with nanosheet transistors with robust gate oxide
US20220336612A1 (en) Transistor including bottom isolation and manufacturing method thereof
CN113745112B (zh) 半导体器件的形成方法
US20240282838A1 (en) Device having hybrid nanosheet structure and method
US20220344465A1 (en) Transistor including dielectric barrier and manufacturing method thereof
US20230178601A1 (en) Semiconductor Device Having Doped Gate Dielectric Layer and Method for Forming the Same
US20230268403A1 (en) Semiconductor device having front side and back side source/drain contacts
US20220230923A1 (en) Inner filler layer for multi-patterned metal gate for nanostructure transistor
CN116646308A (zh) 集成电路及其形成方法
TW202306027A (zh) 積體電路的製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication