TW202306027A - 積體電路的製造方法 - Google Patents

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transistor
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gate layer
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黃懋霖
朱龍琨
徐崇威
余佳霓
江國誠
程冠倫
王志豪
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台灣積體電路製造股份有限公司
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Abstract

一種積體電路的製造方法，包括形成N型及P型全繞式閘極電晶體以及核心全繞式閘極電晶體。上述方法沉積用於P型電晶體的金屬閘極層。上述方法與P型電晶體的金屬閘極層一起原位形成鈍化層。

Description

積體電路的製造方法
本揭露是關於半導體製造的領域。本揭露特別是關於在積體電路中形成全繞式閘極電晶體。
對於改善電子裝置的運算能力有持續的需求，上述電子裝置包括智慧型手機、平板、桌上型電腦、筆記型電腦及許多其他類型的電子裝置。積體電路提供了用於這些電子裝置的運算能力。改善積體電路中的運算能力的一種方式為：增加能夠包含在半導體基板的一給定區域的電晶體及其他積體電路部件的數目。
積體電路可以包括N型電晶體及P型電晶體。N型及P型電晶體的閘極電極可以使用不同的材料及製程。對於全繞式閘極電晶體，在形成N型及P型電晶體的閘極金屬時會出現問題。
一種積體電路的製造方法，包括：形成對應P型全繞式閘極電晶體的多個通道區的複數個半導體奈米片；在半導體奈米片上沉積界面介電層；在界面介電層上沉積高介電常數介電層；在高介電常數介電層上以及半導體奈米片之間沉積金屬閘極層；沉積金屬閘極層並在金屬閘極層上原位沉積鈍化層；以及在鈍化層上沉積金屬閘極填充材料。
一種積體電路的製造方法，包括：形成對應N型全繞式閘極電晶體的多個通道區的複數個第一半導體奈米片；形成對應P型全繞式閘極電晶體的多個通道區的複數個第二半導體奈米片；在第一及第二半導體奈米片上沉積界面介電層；在界面介電層上沉積高介電常數介電層；在第一及第二半導體奈米片的高介電常數介電層上沉積第一金屬閘極層；從第二半導體奈米片上的高介電常數介電層移除第一金屬閘極層；在第二半導體奈米片的高介電常數介電層上沉積第二金屬閘極層；以及沉積第二金屬閘極層並在第二金屬閘極層上原位沉積鈍化層。
一種積體電路，包括：N型全繞式閘極電晶體，包括：複數個第一半導體奈米片，對應N型全繞式閘極電晶體的多個通道區；界面介電層，位於第一半導體奈米片上；高介電常數介電層，位於界面介電層上；第一金屬閘極層，直接位於高介電常數介電層上；以及第二金屬閘極層，位於第一金屬閘極層上；以及P型全繞式閘極電晶體，包括複數個第二半導體奈米片，對應P型全繞式閘極電晶體的多個通道區；界面介電層，位於第二半導體奈米片上；高介電常數介電層，位於界面介電層上；第二金屬閘極層，直接位於高介電常數介電層上；以及原位鈍化層，位於第二金屬閘極層上。
在以下的描述中，描述許多厚度及材料以用於積體電路晶粒內的各種膜層及結構。藉由用於各種實施例的範例的方式給出特定的尺寸及材料。技術領域中具有通常知識者將理解，關於本揭露，可以在許多情況中使用其他的尺寸及材料且不偏離本揭露的範圍。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
在以下描述中，記載某些特定的細節以提供本揭露的各種實施例的透徹理解。然而，技術領域中具有通常知識者將理解，可以在不具有這些特定的細節的情況下實施本揭露。在其他範例中，與電子組件及製造技術相關的習知結構並未詳細描述以避免不必要地混淆本揭露的實施例的描述。
除非本文另有需要，在以下的說明書及申請專利範圍中，「包括」一詞及其變體，例如「包含」及「含有」，是以開放、包容的意義解釋，即「包括，但不限於」。
例如第一、第二及第三等序數的使用並不一定意味著排序的順序感，而是可以僅區分行為或結構的多個實例。
在整個說明書中對「一些實施例」或「一個實施例」的引用意味著結合實施例描述的特定特徵、結構或特性被包括在至少一些實施例中。因此，在這整個說明書的各種地方的短語「在一些實施例中」、「在一個實施例中」、或「在一些實施例中」不一定都是指相同的實施例。此外，特定特徵、結構、或特性可以在一或多個實施例中以任何適合的方式組合。
如在本說明書及所附的申請專利範圍中所使用的，單數形式「一」、「一個」、及「該」包括複數指示物（referents），除非內容另有明確規定。也應注意的是，除非內容另有明確規定，用語「或」通常以其包括「及/或」的含義使用。
本揭露的實施例提供包括P型及N型電晶體的積體電路。P型電晶體包括薄金屬閘極層上的鈍化層。鈍化層是與薄金屬閘極層原位形成，藉此防止薄金屬閘極層的氧化。其結果為，P型電晶體在閘極中具有高功函數、低臨界電壓、及低整體電阻。這帶來了運作較佳的積體電路、較高的晶圓產率、以及報廢率較低的晶圓或晶粒。
第1A~1F圖是根據一個實施例，繪示出積體電路100在製造的連續的中間階段的剖面圖。第1A~1F圖繪示出用於製造包括N型及P型奈米片電晶體的積體電路的例示性製程。第1A~1F圖是根據本揭露的原理，繪示出這些類型的電晶體可以如何在簡單且有效的製程中形成。可以使用其他的製程步驟以及製程步驟的組合且不偏離本揭露的範圍。
第1A圖是根據一個實施例，繪示出積體電路100在製造的中間階段的剖面圖。第1A圖的視圖繪示出電晶體104及電晶體106。電晶體104及106形成於同一積體電路100中，儘管它們可以位於積體電路100的不同區域。在一個範例中，電晶體104為N型電晶體且電晶體106為P型電晶體。
積體電路100可以包括以複雜的排列耦合在一起的大量的N型電晶體104及P型電晶體106。N型電晶體104及P型電晶體106協作處理資料、將資料寫入記憶體、從記憶體讀取資料、以及執行軟體指令。N型及P型電晶體可以藉由形成於積體電路100中的金屬內連線耦合在一起。
電晶體104及106為全繞式閘極電晶體。全繞式閘極電晶體結構可以藉由任何適合的方法來圖案化。舉例而言，可以使用一或多個微影製程圖案化上述結構，包括雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物圖案化全繞式閘極結構。
積體電路100包括半導體基板102。在一個實施例中，基板102在至少一表面部分上包括單晶半導體層。基板102可以包括單晶半導體材料，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。基板102可以在其表面區域中包括一或多個緩衝層（未顯示）。緩衝層能夠用以逐漸改變從基板到源極/汲極區的晶格常數。緩衝層可以由磊晶成長單晶半導體材料所形成，上述單晶半導體材料為例如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP、及InP。在一特定的實施例中，基板102包括在矽基板102上磊晶成長的矽鍺（SiGe）緩衝層。SiGe緩衝層的鍺濃度可以從最底緩衝層的30原子%鍺增加到最頂緩衝層的70原子%鍺。基板102可以包括適當地以雜質（例如，p型或n型傳導性）摻雜的各種區域。上述摻質為例如用於n型電晶體的硼（BF 2）以及用於p型電晶體的磷。
積體電路100可以包括一或多個淺溝槽隔離（未顯示），其分隔N型電晶體104與P型電晶體106，或將N型電晶體104彼此分隔並將P型電晶體106彼此分隔。淺溝槽隔離可以用於分隔與半導體基板102一起形成的電晶體結構的群組。淺溝槽隔離可以包括介電材料。用於淺溝槽隔離的介電材料可以包括氧化矽、氮化矽、氮氧化矽（SiON）、SiOCN、SiCN、氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass，FSG）、或低介電常數介電材料，且藉由LPCVD（low pressure chemical vapor deposition）、電漿輔助CVD或流動式CVD所形成。其他的材料及結構可以用於淺溝槽隔離且不偏離本揭露的範圍。
積體電路100包括複數個半導體奈米片108或奈米線。半導體奈米片108為半導體材料的膜層。半導體奈米片108對應電晶體104及106的通道區。半導體奈米片108形成於基板102上。半導體奈米片108可以包括一或多層的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。在一個實施例中，半導體奈米片108是與基板102相同的半導體材料。其他的半導體材料可以用於半導體奈米片108且不偏離本揭露的範圍。
在第1A圖中，各個電晶體104及106具有三個奈米片108。然而，實際上，各個電晶體104及106可以具有多於三個的半導體奈米片108。舉例而言，各個電晶體104可以包括3到20個半導體奈米片108。可以使用其他數目的半導體奈米片且不偏離本揭露的範圍。
奈米片108的寬度可以在10nm及50nm之間。奈米片108的厚度可以在4nm及10nm之間。奈米片108之間的距離可以在8nm及15nm之間。其他的尺寸可以用於半導體奈米片108且不偏離本揭露的範圍。
各個奈米片108被界面介電層110覆蓋。可以使用界面介電層110以在半導體奈米片108與後續的介電層之間產生良好的界面，如以下所進一步詳述。界面介電層110可以協助抑制電荷載子在半導體奈米片108中的移動率劣化，其中半導體奈米片108用作電晶體104及106的通道區。
界面介電層110可以包括介電材料，例如氧化矽、氮化矽、或其他適合的介電材料。相對於可以用於電晶體的閘極介電質中之例如氧化鉿或其他高介電常數介電材料的高介電常數的介電質，界面介電層110可以包括相對低介電常數的介電質。在第1A圖的範例中，界面介電層110為二氧化矽。
界面介電層110可以藉由熱氧化製程、化學氣相沉積（CVD）製程、或原子層沉積（ALD）製程。界面介電層110可以具有0.1nm及2nm之間的厚度。選擇界面介電層110的厚度的一個考慮因素為：在奈米片108之間為閘極金屬留下足夠的空間，如以下所進一步詳述。其他的材料、沉積製程、及厚度可以用於界面介電層110且不偏離本揭露的範圍。
界面介電層110被高介電常數介電層112覆蓋。高介電常數介電層112及界面介電層110一起形成電晶體電晶體104及106的閘極介電質。高介電常數介電層112及界面介電層110將半導體奈米片108與將在後續步驟中沉積的閘極金屬分隔。高介電常數介電層112及界面介電層110將閘極金屬與對應電晶體的通道區的半導體奈米片108隔離。
高介電常數介電層112包括一或多層的介電材料，例如HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿－氧化鋁（HfO 2-Al 2O 3）合金、其他適合的高介電常數介電材料、及/或前述之組合。高介電常數介電層112可以包括第一層及第二層，第一層包括HfO 2與包括La及Mg的偶極摻雜，第二層包括具有結晶的較高介電常數的ZrO層。
高介電常數介電層112可以藉由CVD、ALD、或任何適合的方法形成。在一個實施例中，高介電常數介電層112是使用高度順應性的沉積製程所形成，例如ALD，藉此確保閘極介電層的形成在各個半導體奈米片108周圍具有一致的厚度。在一個實施例中，高介電常數介電質的厚度在從1nm到約3nm的範圍內。其他的厚度、沉積製程、及材料可以用於高介電常數介電層112且不偏離本揭露的範圍。
在一個實施例中，在第1A圖所示的製造的階段，界面介電層110在N型電晶體104及P型電晶體106兩者的奈米片108上具有相同的厚度。因此，在第1A圖所示的製造階段，可以在同一沉積步驟中將界面介電層110沉積在N型電晶體104及P型電晶體106的奈米片108上。同樣地，可以在同一沉積步驟或製程中將高介電常數介電層112形成於電晶體104及106的界面介電層110上。高介電常數介電層112可以在電晶體104及106中具有相同的厚度。
第1B圖是根據一個實施例，繪示出積體電路100在製造的中間階段的剖面圖。在第1B圖中，在N型電晶體104及P型電晶體106兩者的高介電常數介電層112上沉積第一金屬閘極層114。第一金屬閘極層114可以包括TiC、TiAlC、TaC、TaAlC、TaSiAlC、TiSiAlC或其他適合的材料中的一或多個。第一金屬閘極層114可以具有0.1nm及10nm之間的厚度。選擇第一金屬閘極層114的厚度以在電晶體104及電晶體106兩者的鄰近的奈米片108之間留下間隙。第一金屬閘極層114可以藉由物理氣相沉積（PVD）製程、ALD製程、CVD製程、或其他適合的沉積製程所形成。第一金屬閘極層114可以具有其他的厚度、材料、及沉積製程且不偏離本揭露的範圍。
第一金屬閘極層114為用於N型電晶體104的薄閘極金屬。第一金屬閘極層在半導體奈米片108周圍沉積在高介電常數介電層112上。選擇第一金屬閘極層的材料以協助給N型電晶體104提供所需的功函數。在一個實施例中，第一金屬閘極層114不賦予P型電晶體106所需的功函數及臨界電壓特性。
因此，在第1B圖中，沉積並圖案化光阻116的膜層。光阻116的膜層被圖案化以在P型電晶體106的半導體奈米片108的高介電常數介電層112上露出第一金屬閘極層114。N型電晶體104的第一金屬閘極層114被光阻116的膜層覆蓋。光阻116的膜層可以藉由標準的光阻沉積技術來沉積，包括氣相沉積、擴散沉積（spread deposition）、旋轉塗佈，或藉由其他適合的製程來沉積。可以藉由透過微影遮罩曝光光阻116的膜層以圖案化光阻116的膜層。因此，光阻116的膜層可以使用標準的微影技術沉積並圖案化。
第1C圖是根據一些實施例，繪示出積體電路100在製造的中間階段的剖面圖。在第1C圖中，已在積體電路100上進行蝕刻製程。特別是，在積體電路100的並未被光阻116覆蓋的部分上進行蝕刻製程。上述蝕刻製程從電晶體106蝕刻第一金屬閘極層114。上述蝕刻製程可以包括在所有方向上均等地蝕刻第一金屬閘極層114及硬遮罩層116的等向性蝕刻製程。選擇蝕刻製程的持續時間以從電晶體106的奈米片108完全移除第一金屬閘極層114。上述蝕刻製程可以包括濕蝕刻、乾蝕刻、原子層蝕刻（atomic layer etching，ALE）製程、定時蝕刻（timed etch）、或其他適合的蝕刻製程。第一金屬閘極層114依然存在於N型電晶體104的高介電常數介電層112上，因為N型電晶體104在蝕刻製程時被光阻116覆蓋。
第1D圖是根據一些實施例，繪示出積體電路100在製造的中間階段的剖面圖。在第1D圖中，光阻層116已被移除光阻層116可以藉由電漿灰化製程（plasma ash process）來移除。可以使用其他的移除製程移除光阻層116且不偏離本揭露的範圍。
在第1D途中，在光阻層116的移除之後沉積第二金屬閘極層118。第二金屬閘極層118被沉積在電晶體104及電晶體106兩者上。特別是，第二金屬閘極層118被沉積在N型電晶體104的第一金屬閘極層114上。第二金屬閘極層118填充N型電晶體104的半導體奈米片108之間的任何剩餘的間隙。
第二金屬閘極層118被直接沉積在P型電晶體106的高介電常數介電層112上。這是因為從P型電晶體106的高介電常數介電層112移除第一金屬閘極層的蝕刻製程露出了P型電晶體106的高介電常數介電層112。因此，第二金屬閘極層118被直接沉積在P型電晶體106的高介電常數介電層112上。
第二金屬閘極層118是用於P型電晶體106的薄閘極金屬。因此，第二金屬閘極層118可以被稱為P金屬閘極層。選擇P金屬閘極層的材料及厚度以產生P型電晶體106的所需功函數。第二金屬閘極層是最接近P型電晶體106的半導體奈米片108的導電層。因此，第二金屬閘極層118強烈地影響P型電晶體106的功函數及整體的臨界電壓。選擇第二金屬閘極層118的材料以給P型電晶體106帶來較高的功函數。P型電晶體106的高功函數導致P型電晶體的低臨界電壓。對於N型電晶體104，較低的功函數導致更低的臨界電壓。因此，選擇第一金屬閘極層114以具有相對低的功函數，使得N型電晶體104具有低臨界電壓。
第二金屬閘極層118可以包括TiN、TaN、WCN、MoN、或其他適合的材料中的一或多個。第二金屬閘極層118可以具有0.1nm及10nm之間的厚度。選擇第二金屬閘極層118的厚度以在電晶體104及電晶體106兩者的鄰近的奈米片108之間留下間隙。第二金屬閘極層118可以藉由物理氣相沉積（PVD）製程、ALD製程、CVD製程、或其他適合的沉積製程來沉積。第二金屬閘極層118可以具有其他的厚度、材料、及沉積製程且不偏離本揭露的範圍。
當形成第二金屬閘極層118時的一個考慮因素為：第二金屬閘極層118的潛在氧化。如果第二金屬閘極層118氧化，P型電晶體106的功函數可能會降低。這是因為如果第二金屬閘極層118被氧化，氧、碳、及氟的原子或化合物可以擴散通過第二金屬閘極層118。這會降低P型電晶體106的功函數並增加P型電晶體106的臨界電壓。
用於防止第二金屬閘極層118氧化的一個潛在解決方法為在第二金屬閘極層118上形成鈍化層。鈍化層能夠防止氧、碳、及氟擴散穿過第二金屬閘極層118。然而，如果鈍化層是在與第二閘極金屬層118鈍化層的沉積分開的製程中被沉積，鈍化層的形成本身可能會造成第二金屬閘極層118的氧化。
藉由與第二金屬閘極層118的沉積一起原位沉積鈍化層120，本揭露的原理克服了其他潛在解決方法的缺點。鈍化層120與第二金屬閘極層118的原位沉積確保了在鈍化層120的沉積之前沒有氧被引入第二金屬閘極層118的環境。因此，在鈍化層120的沉積之前，將沒有第二金屬閘極層118的氧化。在一個範例中，鈍化層120完全禁止例如氧、碳、及氟的元素穿透到第二金屬閘極層118中。鈍化層120可以禁止所有這種不想要的粒子或元素穿透過鈍化層120的表面。在這個情況中，在鈍化層120內之不想要的粒子的濃度實質上為零。
在一個實施例中，沉積鈍化層120且不破壞來自第二金屬閘極層118的沉積的真空條件。這對應了鈍化層120的原位沉積。鈍化層120的沉積可以在與第二金屬閘極層118的沉積相同的沉積腔室中進行且不破壞真空。替代地，鈍化層120可以在與第二金屬閘極層118的沉積分開的沉積腔室中進行且不破壞真空。在這個情況中，藉由管（tube）連接兩個沉積腔室。上述管造成上述沉積腔室流體相通（in fluid communication），使得上述腔室中的壓力將大約相等。在第一沉積腔室中沉積第二金屬閘極層118之後，包括積體電路100的晶圓可以藉由機器手臂透過上述管轉移到第二沉積腔室。第一及第二沉積腔室相通地耦合，使得存在於第一沉積腔室中的真空條件也存在於第二沉積腔室中。鈍化層120可以接著在第二沉積腔室中被沉積且不破壞真空。這也對應了鈍化層120的原位沉積。
在一個範例中，以ALD製程沉積第二金屬閘極層。可以在沉積第二金屬閘極層118的ALD製程之後立即開始ALD製程以沉積鈍化層120，且不破壞真空條件。因此，在鈍化層120的沉積之前，第二金屬閘極層118並未暴露於任何氧。這確保了第二金屬閘極層118將不氧化。這個製程能夠導致功函數大於或等於4.9eV。這個製程的第二個好處為：P型電晶體106的金屬閘極的整體電阻非常低，因為沒有產生第二金屬閘極層118的氧化。
鈍化層120可以包括TaN、TaN及TiN的組合、WCN及TiN的組合、Al、AlO x、Si、SiO x、SiO n、SiN、或其他適合的材料中的一或多個。鈍化層120可以具有0.1nm及10nm之間的厚度。在一個範例中，如果鈍化層120比0.1nm薄，可能不足以防止摻質擴散到第二金屬閘極層118中。在一個範例中，如果鈍化層120比10nm厚，可能不具有足夠的空間以用於後續的填充製程。鈍化層120可以藉由ALD或PVD來沉積。鈍化層120可以具有其他的厚度、材料、及沉積製程且不偏離本揭露的範圍。
第二金屬閘極層118在N型電晶體104位於第一金屬閘極層114上。鈍化層120在電晶體104位於第二金屬閘極層118上。因此，電晶體104包括第一金屬閘極層114及第二金屬閘極層118兩者。
第1E圖是根據一個實施例，繪示出積體電路100的剖面圖。在第1E圖中，第三金屬閘極層122在N型電晶體104及P型電晶體106兩者被沉積在鈍化層120上。第三金屬閘極層122為閘極填充材料。閘極填充材料填充奈米片108周圍的剩餘間隙。閘極填充材料也填充溝槽，藉此提供用於電晶體104及106的閘極，如關於第1F圖所更清楚地繪示。
在第1E圖的視圖中，將第三金屬閘極層122繪示為單一的閘極金屬。然而，實際上，第三金屬閘極層122可以包括多個分隔的金屬層。第三金屬閘極層122可以包括W、Co、Mo、或其他適合的材料。最初的金屬閘極層及閘極填充材料共同構成第三金屬閘極層122。第三金屬閘極層122可以以一或多個沉積製程沉積，包括PVD、CVD、ALD、或其他適合的沉積製程。其他材料、膜層的類型、及沉積製程可以用於第三金屬閘極層122且不偏離本揭露的範圍。
參照沿著金屬閘極方向的剖面圖，第二金屬閘極層118在N型電晶體104中在兩個鄰近的奈米片108之間合併。在P型電晶體106中，第二金屬閘極層118不在鄰近的奈米片之間合併。這是因為第一金屬閘極層114在N型電晶體中的存在以及第一閘極金屬層114在P型電晶體中的不存在所造成。
第1F圖是根據一個實施例，繪示出積體電路100的剖面圖。第1F圖的視圖是沿著第1E圖的剖面線F。第1F圖的視圖更完整地繪示出電晶體106的整體結構。N型電晶體104的結構將實質上類似於P型電晶體106的結構，除了已經繪示的差異以及半導體區域的摻雜上的差異。
第1F圖繪示出鄰近半導體基板102的淺溝槽隔離126。淺溝槽隔離126可以用於分隔與半導體基板102一起形成的電晶體結構的群組。淺溝槽隔離126可以包括介電材料。用於淺溝槽隔離126的介電材料可以包括氧化矽、氮化矽、氮氧化矽（SiON）、SiOCN、SiCN、氟摻雜矽酸鹽玻璃（FSG）、或低介電常數介電材料，且藉由低壓CVD（low pressure CVD，LPCVD）、電漿CVD（plasma-CVD）或流動式CVD所形成。其他的材料及結構可以用於淺溝槽隔離126且不偏離本揭露的範圍。
積體電路100包括源極及汲極區128。源極及汲極區128包括半導體材料。源極及汲極區128可以從半導體奈米片108磊晶成長。源極及汲極區128可以從半導體奈米片108磊晶成長或在形成奈米片108之前從基板102磊晶成長。在N型電晶體的情況下，源極及汲極區128可以以N型摻質物種摻雜。在P型電晶體的情況下，源極及汲極區128可以以P型摻質物種摻雜。
奈米片108在源極及汲極區128之間延伸。如上所述，奈米片108對應N型電晶體104的通道區。藉由施加所選的電壓到第三金屬閘極層122及源極及汲極區128，電流流過源極及汲極區128之間的奈米片108。
第1F圖也繪示出位於源極及汲極區128與第三金屬閘極層122之間的介電間隔物138。更具體地，間隔物138位於高介電常數介電層112與源極及汲極區128之間。間隔物138可以包括一或多個介電材料，包括氮化矽、SiON、SiOCN、SiCN、氧化矽、或其他介電材料。其他的介電材料可以用於間隔物138且不偏離本揭露的範圍。
第1F圖的視圖繪示出與半導體奈米片108接觸的界面介電層110。高介電常數介電層112與界面介電層110接觸。第三金屬閘極層122與高介電常數介電層112接觸。
積體電路100包括位於源極及汲極區128上的界面介電層132。界面介電層132可以包括氧化矽、氮化矽、SiCOH、SiOC、或有機聚合物中的一或多個。其他類型的介電材料可以用於界面介電層132且不偏離本揭露的範圍。
積體電路100包括矽化物區130，其形成於源極及汲極區128中。矽化物區130可以包括矽化鈦、矽化鈷、或其他類型的矽化物。接觸插塞134形成於界面介電層132中。接觸插塞134可以包括鈷或另一個適合的導電材料。接觸插塞134可以用於施加電壓到電晶體104的源極及汲極區128。接觸插塞134可以被氮化鈦黏著層圍繞。
第三金屬閘極層122被沉積在形成於層間介電層132中的溝槽中。第三金屬閘極層122也圍繞奈米片108，如第1E圖所示。側壁間隔物136在層間介電層132中的溝槽中位於第三金屬閘極層122的周圍。側壁間隔物136可以包括多個介電層，包括氮化矽、氧化矽、碳化矽、或其他適合的介電材料中的一或多個。高介電常數介電層112也位於側壁間隔物136與第三金屬閘極層122之間的溝槽的側壁上。其他的材料、結構、及特徵可以被包括在全繞式閘極N型電晶體104中，且對應地，被包括在全繞式閘極P型電晶體106中且不偏離本揭露的範圍。
第2圖是根據一個實施例，繪示出積體電路200的剖面圖。積體電路200包括N型電晶體104及P型電晶體106。積體電路200與第1E圖的積體電路實質上類似，除了鈍化層120不存在於N型電晶體104上。鈍化層120只存在於P型電晶體106上。
在一個範例中，直到第1D圖的視圖為止，用於形成積體電路200的製程與用於形成積體電路100的製程實質上相同。對於積體電路200，可以在P型電晶體106上形成遮罩，使N型電晶體104露出。接著可以在遮罩的存在下進行蝕刻製程以從N型電晶體104移除鈍化層120。接著可以從P型電晶體106移除遮罩。接著可以如第1E圖所描述地沉積第三閘極金屬層122。其結果為第2圖所示的結構。各種其他的製程可以用於形成第2圖的積體電路200，且不偏離本揭露的範圍。鈍化層120有助於確保P型電晶體106的高功函數。這一部分是基於防止第二閘極金屬層118的氧化，如上所述。此外，鈍化層120本身可以增加P型電晶體106的功函數。鈍化層120不存在於N型電晶體104可以造成N型電晶體104的功函數降低。
第3圖是根據一個實施例，繪示出用於形成積體電路的方法300的流程圖。方法300可以使用關於第1A~1F、2圖所揭露的結構、製程、及組件。在步驟302，方法300包括形成對應N型全繞式閘極電晶體的通道區的複數個第一半導體奈米片。N型全繞式閘極電晶體的一個範例為第1A~1F圖的全繞式閘極電晶體104。第一半導體奈米片的一個範例為第1A~1F圖的電晶體104的半導體奈米片108。在步驟304，方法300包括形成對應P型全繞式電晶體的通道區的複數個第二半導體奈米片。P型全繞式閘極電晶體的一個範例為第1A~1F圖的全繞式閘極電晶體106。第二半導體奈米片的一個範例為第1A~1F圖的電晶體106的半導體奈米片108。在步驟306，方法300包括在第一及第二半導體奈米片上沉積界面介電層。界面介電層的一個範例為第1A圖的界面介電層110。在步驟308，方法300包括在界面介電層上沉積高介電常數介電層。高介電常數介電層的一個範例為第1A圖的高介電常數介電層112。在步驟310，方法300包括第一及第二半導體奈米片的高介電常數介電層上的第一金屬閘極層。第一金屬閘極層的一個範例為第1B圖的第一金屬閘極層114。在步驟312，方法300包括從第二半導體奈米片上的高介電常數介電層移除第一金屬閘極層。在步驟314，方法300包括在第二半導體奈米片的高介電常數介電層上沉積第二金屬閘極層。第二閘極金屬層的一個範例為第1D圖的第二閘極金屬層。在步驟316，方法300包括沉積第二金屬閘極層並在第二金屬閘極層上原位沉積鈍化層。鈍化層的一個範例為第1E圖的鈍化層120。
第4圖是根據一些實施例，繪示出用於形成積體電路的方法400的流程圖。方法400可以使用關於第1A~1F、2圖所揭露的結構、製程、及組件。在步驟402，方法400包括形成對應P型全繞式閘極電晶體的通道區的複數個半導體奈米片。P型全繞式閘極電晶體的一個範例為第1A~1F圖的電晶體106。半導體奈米片的一個範例為第1A圖的半導體奈米片108。在步驟404，方法400包括在半導體奈米片上沉積界面介電層。界面介電層的一個範例為第1A圖的界面介電層110。在步驟406，方法400包括在界面介電層上沉積高介電常數介電層。高介電常數介電層的一個範例為第1A圖的高介電常數介電層112。在步驟408，方法400包括在高介電常數介電層上以及半導體奈米片之間沉積金屬閘極層。金屬閘極層的一個範例為第1D圖的金屬閘極層118。在步驟410，方法400包括沉積金屬閘極層並在金屬閘極層上原位沉積鈍化層。鈍化層的一個範例為第1D圖的鈍化層120。在步驟412，方法400包括在鈍化層上沉積金屬閘極填充材料。金屬閘極填充材料的一個範例為第1E圖的金屬閘極層122。
在一個實施例中，一種方法包括：形成對應P型全繞式閘極電晶體的多個通道區的複數個半導體奈米片；在半導體奈米片上沉積界面介電層；以及在界面介電層上沉積高介電常數介電層。上述方法包括：在高介電常數介電層上以及半導體奈米片之間沉積金屬閘極層；沉積金屬閘極層並在金屬閘極層上原位沉積鈍化層；以及在鈍化層上沉積金屬閘極填充材料。
在一些實施例中，上述方法更包括：在真空中沉積金屬閘極層；以及沉積鈍化層且不破壞真空。
在一些實施例中，上述方法更包括以第一原子層沉積製程沉積金屬閘極層。
在一些實施例中，上述方法更包括以第二原子層沉積製程沉積鈍化層且不破壞來自第一原子層沉積製程的真空。
在一些實施例中，上述方法更包括：在第一沉積腔室中沉積金屬閘極層；以及在與第一沉積腔室流體相通的第二沉積腔室中沉積鈍化層。
在一些實施例中，其中鈍化層位於半導體奈米片之間。
在一些實施例中，其中P型全繞式閘極電晶體的功函數大於或等於4.9eV。
在一個實施例中，一種方法包括：形成對應N型全繞式閘極電晶體的多個通道區的複數個第一半導體奈米片；形成對應P型全繞式閘極電晶體的多個通道區的複數個第二半導體奈米片；以及在第一及第二半導體奈米片上沉積界面介電層。上述方法包括：在界面介電層上沉積高介電常數介電層；在第一及第二半導體奈米片的高介電常數介電層上沉積第一金屬閘極層；以及從第二半導體奈米片上的高介電常數介電層移除第一金屬閘極層。上述方法包括：在第二半導體奈米片的高介電常數介電層上沉積第二金屬閘極層以及沉積第二金屬閘極層並在第二金屬閘極層上原位沉積鈍化層。
在一些實施例中，上述方法更包括在位於第一N型全繞式閘極電晶體的第一金屬閘極層上沉積第二金屬閘極層。
在一些實施例中，上述方法更包括：在N型全繞式閘極電晶體以光阻覆蓋第一金屬閘極層；從第二半導體奈米片上的高介電常數介電層移除第一金屬閘極層，且第一金屬閘極層在N型全繞式閘極電晶體被光阻覆蓋；以及從在第二半導體奈米片上的高介電常數介電層移除第一金屬閘極層之後，從位於N型全繞式閘極電晶體的第一金屬閘極層移除光阻。
在一些實施例中，上述方法更包括在從位於N型全繞式閘極電晶體的第一金屬閘極層移除光阻之後，沉積第二金屬閘極層。
在一些實施例中，上述方法更包括在位於N型全繞式閘極電晶體以及位於P型全繞式閘極電晶體的鈍化層上沉積金屬閘極填充材料。
在一些實施例中，金屬閘極填充材料及第二金屬閘極層對應P型全繞式閘極電晶體的金屬閘極。
在一個實施例中，積體電路包括N型全繞式閘極電晶體。N型全繞式閘極電晶體包括：複數個第一半導體奈米片，對應N型全繞式閘極電晶體的多個通道區；界面介電層，位於第一半導體奈米片上；高介電常數介電層，位於界面介電層上；第一金屬閘極層，直接位於高介電常數介電層上；以及第二金屬閘極層，位於第一金屬閘極層上。積體電路包括P型全繞式閘極電晶體。P型全繞式閘極電晶體包括：複數個第二半導體奈米片，對應P型全繞式閘極電晶體的多個通道區；上述界面介電層，位於上述第二半導體奈米片上；上述高介電常數介電層，位於上述界面介電層上；上述第二金屬閘極層，直接位於上述高介電常數介電層上；以及原位鈍化層，位於上述第二金屬閘極層上。
在一些實施例中，第二金屬閘極層位於半導體奈米片之間。
在一些實施例中，第一金屬閘極層包括碳以及鈦及鉭中的一或多個。
在一些實施例中，第二金屬閘極層包括氮以及鈦、鉭、鎢及鉬中的一或多個。
在一些實施例中，鈍化層包括與第二金屬閘極層不同的材料。
在一些實施例中，上述積體電路更包括位於鈍化層上的閘極填充材料。
在一些實施例中，鈍化層位於第二半導體奈米片之間，其中鈍化層不位於第一半導體奈米片之間。
可以合併上述各種實施例以提供進一步的實施例。如果必要，可以修飾上述實施例的多個面向以應用各種專利、申請及公開的概念以提供更進一步的實施例。
可以根據以上詳細描述對實施例進行上述改變和其他改變。 一般而言，在以下請求項中，所使用的術語不應被解釋為將請求項限制為在說明書和請求項中揭露的特定實施例，而應被解釋為包括所有可能的實施例以及這樣的請求項所授予之等價物的全部範圍。因此，請求項不受本揭露的限制。
100,200:積體電路 102:基板 104,106:電晶體 108:奈米片 110,132:界面介電層 112:高介電常數介電層 114:第一金屬閘極層（第一閘極金屬層） 116:光阻（光阻層） 118:第二金屬閘極層（第二閘極金屬層，金屬閘極層） 120:鈍化層 122:第三金屬閘極層（第三閘極金屬層，金屬閘極層） 126:淺溝槽隔離 128:源極及汲極區 130:矽化物區 134:接觸插塞 136:側壁間隔物 138:間隔物 F:剖面線
第1A~1F圖是根據一個實施例，繪示出積體電路在製造的各種階段的剖面圖。 第2圖是根據一個實施例，繪示出積體電路的剖面圖。 第3圖是根據一個實施例，繪示出積體電路的形成方法的流程圖。 第4圖是根據一個實施例，繪示出積體電路的形成方法的流程圖。
100:積體電路
102:基板
104,106:電晶體
108:奈米片
110:界面介電層
112:高介電常數介電層
114:第一金屬閘極層(第一閘極金屬層)
118:第二金屬閘極層(第二閘極金屬層，金屬閘極層)
120:鈍化層
122:第三金屬閘極層(第三閘極金屬層，金屬閘極層)
F:剖面線

Claims (1)

  1. 一種積體電路的製造方法，包括： 形成對應一P型全繞式閘極電晶體的多個通道區的複數個半導體奈米片； 在該些半導體奈米片上沉積一界面介電層； 在該界面介電層上沉積一高介電常數介電層； 在該高介電常數介電層上以及該些半導體奈米片之間沉積一金屬閘極層； 沉積該金屬閘極層並在該金屬閘極層上原位沉積一鈍化層；以及 在該鈍化層上沉積一金屬閘極填充材料。
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