TW201604929A - 形成ｉｉｉ－ｖ族通道的方法 - Google Patents

形成ｉｉｉ－ｖ族通道的方法 Download PDF

Info

Publication number
TW201604929A
TW201604929A TW104117993A TW104117993A TW201604929A TW 201604929 A TW201604929 A TW 201604929A TW 104117993 A TW104117993 A TW 104117993A TW 104117993 A TW104117993 A TW 104117993A TW 201604929 A TW201604929 A TW 201604929A
Authority
TW
Taiwan
Prior art keywords
semiconductor compound
layer
compound layer
iii
trench
Prior art date
Application number
TW104117993A
Other languages
English (en)
Other versions
TWI592983B (zh
Inventor
包欣玉
聖契茲艾羅安東尼歐Ｃ
Original Assignee
應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 應用材料股份有限公司 filed Critical 應用材料股份有限公司
Publication of TW201604929A publication Critical patent/TW201604929A/zh
Application granted granted Critical
Publication of TWI592983B publication Critical patent/TWI592983B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本揭示之實施例係關於半導體元件，例如用於放大或切換電子訊號的電晶體。在一個實施例中，在被形成在基板上的介電層中形成第一溝槽，以曝露出該基板之表面；在該第一溝槽內形成多疊層結構；及在第二半導體化合物層上形成第三半導體化合物層，其中該第二半導體化合物層具有的對抗蝕刻劑的蝕刻抗性低於該第一和第三半導體化合物層對抗該蝕刻劑的蝕刻抗性；在該介電層中形成第二溝槽，以至少部分曝露出該第二半導體化合物層和該第三半導體化合物層；以及選擇性移除該第二半導體化合物層，以使該第一半導體化合物層藉由氣隙與該第三半導體化合物層隔離。

Description

形成III-V族通道的方法
本揭示的實施例大體而言係關於電路元件及電路元件的製造。
金屬氧化物半導體場效電晶體(MOSFET)的尺寸縮小使得每單位功能的積體電路之速度性能、密度、及成本能夠持續改良。半導體工業也正處於從往往是平面的二維電晶體轉變為使用三維閘極結構的三維電晶體的時代。在三維閘極結構中，通道、源極及汲極被從矽基板升出，並且閘極圍繞通道的三個側面。一種這類型的三維電晶體被稱為FinFET(鰭式場效電晶體)，其中連接源極和汲極的通道是從基板突出的薄「鰭」。閘極對通道中的電荷載流有更強的控制，因為閘極在鰭狀通道的三個側面延伸，而不是只穿過較傳統的平面通道的頂部。這導致電流被侷限於升高的通道，從而防止電子洩漏。
由於具有比矽更高的電子遷移率和飽和速度，III-V族化合物半導體材料已被用於形成鰭通道結構。然而，在矽基板上磊晶生長III-V族化合物半導體材料面臨挑戰和困難。例如，由於III-V族磊晶層(即鰭通道結構)與矽基板之間的晶格不匹配和熱不匹配而產生晶體缺陷。當晶格不匹配超過幾個百分比時，在III-V族磊晶層和基板界面以及在III-V族磊晶層中會發展出不匹配引發的應變並產生缺陷，該等缺陷可能處於錯位或堆疊錯誤的形式。
各種緩衝層和阻障層已被用於III-V族磊晶層與矽基板之間試圖包容或緩和由III-V族磊晶層與矽基板之間的晶格不匹配所引發的應變。然而，在實施中，這些緩衝層和阻障層都無法完全防止錯位和堆疊錯誤蔓延到III-V族磊晶層中。此外，還觀察到的是，可能在阻障及/或緩衝層中發展出從電晶體的 源極到汲極的洩漏路徑，從而導致關閉狀態的漏電流增加，並使電晶體完全關閉的能力衰退。結果，電晶體的性能變差。
因此，本技術領域中有提供改良的電晶體製造技術的需求，以防止在III-V族磊晶層和矽基板之間的不良洩漏和缺陷產生。
本揭示之實施例係關於製造半導體元件的方法，該半導體元件例如用於放大或切換電子訊號的電晶體。在一個實施例中，提供一種形成半導體元件的方法。該方法包括以下步驟：在被形成在基板上的介電層中形成第一溝槽，以曝露出該基板之表面；在該第一溝槽內形成多疊層結構，包含以下步驟：在該基板之該表面上方形成第一半導體化合物層；在該第一半導體化合物層上形成第二半導體化合物層；及在該第二半導體化合物層上形成第三半導體化合物層，其中該第二半導體化合物層具有的對抗蝕刻劑的蝕刻抗性低於該第一和第三半導體化合物層對抗該蝕刻劑的蝕刻抗性；在該介電層中形成第二溝槽，以至少部分曝露出該第二半導體化合物層和該第三半導體化合物層；以及選擇性移除該第二半導體化合物層，以使該第一半導體化合物層藉由氣隙與該第三半導體化合物層隔離。
在另一個實施例中，提供一種半導體元件。該半導體元件包含被配置在基板之表面上的第一介電質區域，該第一介電質區域具有兩個從該第一介電質區域之頂表面向上延伸的相對部分，並且該兩個相對部分之間界定第一溝槽；被配置在該基板之該表面上的第二介電質區域，該第二介電質區域具有兩個從該第二介電質區域之頂表面向上延伸的相對部分，並且該兩個相對部分之間界定第二溝槽；第一III-V族半導體化合物層，被配置在該基板之該表面上方介於該第一介電質區域和該第二介電質區域之間；第二III-V族半導體化合物層，被配置在該第一III-V族半導體化合物層上方，並藉由氣隙與該第一III-V族 半導體化合物層隔離，其中該第二III-V族半導體化合物層之相對端被支撐在該第一介電質區域之兩個相對部分與該第二介電質區域之兩個相對部分之間；在該等相對端之間包圍該第二III-V族半導體化合物層之曝露表面的閘極介電層；以及被配置為大體上全部圍繞至少一部分的該閘極介電層的金屬閘極。
在又另一個實施例中，一種藉由包含以下步驟的方法製備的半導體元件：在被配置在基板上的介電層中形成第一溝槽，以在該第一溝槽內曝露出該基板之表面；在該第一溝槽內在該基板之該表面上方形成第一半導體化合物層；在該第一半導體化合物層上形成第二半導體化合物層；在該第二半導體化合物層上形成第三半導體化合物層，其中該第二半導體化合物層具有的對抗蝕刻劑的蝕刻抗性低於該第一和第三半導體化合物層對抗該蝕刻劑的蝕刻抗性；在該介電層中形成第二溝槽，以至少部分曝露出該第二半導體化合物層和該第三半導體化合物層，其中該第二溝槽在大致上垂直於該第一溝槽之方向的方向上延伸；以及選擇性移除該第二半導體化合物層，以使該第一半導體化合物層藉由氣隙與該第三半導體化合物層隔離。
100‧‧‧方法
102-114‧‧‧方塊
200‧‧‧基板
202‧‧‧第一介電層
202a‧‧‧第一介電質側壁
202b‧‧‧第一介電質側壁
202c‧‧‧第一介電質側壁
202d‧‧‧第一介電質側壁
204‧‧‧第一溝槽
206‧‧‧III-V族半導體化合物的多疊層結構
208‧‧‧緩衝層
210‧‧‧絕緣體或阻障層
212‧‧‧通道層
214‧‧‧第二溝槽
216‧‧‧氣隙
218‧‧‧閘極介電層
220‧‧‧金屬閘極
222‧‧‧源極區
224‧‧‧汲極區
300‧‧‧基板
301‧‧‧多通道閘極堆疊結構
302‧‧‧第一介電層
304‧‧‧第一溝槽
308‧‧‧緩衝層
312‧‧‧第一通道層
316‧‧‧第二通道層
320‧‧‧第三通道層
322‧‧‧第二溝槽
以上簡要總結和以下更詳細討論的本揭示實施例可以藉由參照附圖中繪示的本揭示說明性實施例來理解。然而，應注意的是，附圖只圖示出本揭示的典型實施例，因此不應被視為本揭示範圍的限制，因為本揭示可認可其他等效的實施例。
第1圖繪示依據本揭示之實施例製造閘極堆疊結構的方法之流程圖。
第2A圖繪示上面沉積有第一介電層的例示性基板之立體圖。
第2B圖繪示第2A圖的基板具有被形成在第一介電層中的第一溝槽。
第2C圖繪示第2B圖的基板具有依序被填充緩衝層、絕緣體或阻障層、及通道層的第一溝槽。
第2D圖繪示第2C圖的基板具有被形成在第一介電層中的第二溝槽。
第2E圖繪示第2D圖的基板從第一和第二溝槽移除絕緣體或阻障層。
第2F圖繪示第2D圖的基板依據替代的實施例從通道層和緩衝層之間形成的氣隙移除絕緣體或阻障層。
第2G圖繪示第2E圖的基板在第二溝槽內曝露出的通道層周圍選擇性形成有閘極介電層。
第2H圖繪示第2G圖的基板具有大致上被形成在閘極介電層的至少一些曝露表面周圍的金屬閘極。
第3圖繪示依據本揭示之實施例的例示性簡化多通道閘極堆疊結構之立體圖。
為了便於理解，已盡可能使用相同的元件符號來標示對圖式而言相同的元件。圖式未依比例繪製，而且為了清楚起見可以被簡化。構思的是，一個實施例的元件和特徵可以被有利地併入其他實施例中而無需進一步詳述。
本揭示的實施例提供用於製造半導體元件的方法，該半導體元件例如用於放大或切換電子訊號的電晶體。例如，本發明的方法可被用於製造CMOS(互補式金屬氧化物半導體)電晶體。雖然本揭示中描述的實施例使用通用的術語「閘極堆疊結構」作為實例，但應當理解的是，本揭示的實施例可同樣適用於任何結合閘極結構的集成電路元件或任何具有電晶體(2D或3D)或多個閘極結構的集成電路元件。
第1圖繪示依據本揭示之實施例用於製造閘極堆疊結構的方法100之流程圖。參照第2A-2G圖來說明性地描述第1圖，第2A-2G圖圖示依據第1圖的流程圖在各個製造階段期間的例示性簡化閘極堆疊結構之立體圖。方法100開始於方塊102，其中提供基板200，並將第一介電層202沉積在基板上，如第2A圖所示。在本揭示中，意圖使術語基板廣泛地涵蓋任何可在處理腔室中進行處理的物體。基板200可以是任何能夠有材料沉積在上面的基板，例如矽基板，例如矽(摻雜或未摻雜的)、結晶矽(例如Si<100>或Si<111>)、氧化矽、應變矽、摻雜或未摻雜的多晶矽、或類似物、鍺、III-V族化合物基板、矽鍺(SiGe)基板、磊晶基板、矽上絕緣體(SOI)基板、摻碳的氧化物、氮化矽、顯示器基板例如液晶顯示器(LCD)、電漿顯示器、電致發光(EL)燈顯示器、太陽能電池陣列、太陽能面板、發光二極體(LED)基板、圖案化或未圖案化半導體晶圓、玻璃、藍寶石、或任何其他材料例如金屬、金屬合金、及其他導電材料。在一些實施例中，基板200可以包括被界定在其中的p型或n型導電區(未圖示)，取決於將被形成在基板上的電晶體類型(N-MOS或P-MOS)。另外或替代地，基板200可以包括被形成在基板200中的多個場隔離區(未圖示)，以隔離具有不同導電類型(例如n型或p型)的井及/或隔離相鄰的電晶體(未圖示)。在一些實施例中，場隔離區可以是例如藉由蝕刻進入基板200的溝槽然後使用適當的絕緣體填充溝槽所形成的淺溝槽隔離(STI)結構，該絕緣體例如氧化矽(氧化物)、氮化矽(氮化物)、或類似物。
在一些實施例中，基板200可以包括至少部分形成在其中的其他結構或特徵。例如，在一些實施例中，諸如通孔、溝槽的特徵、雙鑲嵌特徵、高深寬比特徵、或類似的特徵可以通過任何適當的製程(例如蝕刻製程)形成在基板200內。
第一介電層202可以包括二氧化矽或摻雜碳的矽氧化物。或者，第一介電層202可以包括高介電常數介電質材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、及/或上述材料的組合。第一介電層202可以藉由任何適當的沉積技術形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、高密度電漿CVD、或熱氧化製程。
在方塊104，第一溝槽204被形成在第一介電層202中，如第2B圖所示。第一溝槽204的形成可以包括圖案化遮罩層及使用遮罩層蝕刻第一介電層，使得基板的頂表面在第一溝槽204的底部被曝露出。第一溝槽204的溝槽壁是第一介電層202。蝕刻製程可以包括濕蝕刻、乾蝕刻製程、或上述蝕刻製程之組合。在需要乾蝕刻製程的情況下，乾蝕刻製程可以包括形成光阻劑層、圖案化光阻劑層、蝕刻第一介電層202、及去除光阻劑層。用於蝕刻第一介電層202的乾蝕刻製程可以包括含有含氟氣體的化學品，含氟氣體例如CF4、SF6、或NF3。
在方塊106，第一溝槽204被填充III-V族半導體化合物的多疊層結構206，如第2C圖所示。III-V族半導體化合物的多疊層結構206可以包括可以使用任何適當的沉積技術依序填充在第一溝槽204內的緩衝層208、絕緣體或阻障層210、及通道層212，該沉積技術例如金屬有機化學氣相沉積(MOCVD)、磊晶製程例如原子層磊晶(ALE)、或分子束磊晶(MBE)。在一個實施例中，緩衝層208可以與基板200的曝露表面實體接觸。絕緣體或阻障層210可以與緩衝層208實體接觸。通道層212可以與絕緣體或阻障層210實體接觸。可以沉積緩衝層208，使得緩衝層208部分地或大體上填滿第一溝槽204，然後可以藉由蝕刻製程移除一部分沉積的緩衝層，以在第一溝槽204內獲得所需厚度的緩衝層208。可以在絕緣體或阻障層210和通道層212上進行類似的沉積/蝕刻製程。之後，可以在基板200上進行平坦化製程，以從基板200的表面移除過多的層材料。
在各種實施例中，選擇緩衝層208、絕緣體或阻障層210及通道層212的組成物，使得通道層212的導電帶偏移和阻障層的導電帶偏移相對於緩衝層208為相反的類型，以排斥電子載體或將電子載體侷限在通道層212中。雖然緩衝層208和絕緣體或阻障層210被圖示為單層，但每個緩衝層208和絕緣體或阻障層210皆可以包括兩層或更多層，其中取決於基板200和通道層212之間的晶格常數和晶格不匹配來選擇組成物和厚度。如先前所討論的，當基板與通道層之間的晶格不匹配超過幾個百分比時，由不匹配所引發的應變變得太大，並在通道層中產生缺陷。因此，緩衝層由梯度的組成物(即晶格常數從第一層的晶格常數逐漸變化到結構的第N層的多層結構)組成可以有助於減輕基板和通道層之間的晶格不匹配。例如，在其中緩衝層包含形成於矽基板和InGaAs通道層之間的GaAs層的情況下，GaSb層的晶格常數5.65Å比上面形成GaAs緩衝層的矽基板之晶格常數5.43Å大約4%。InGaAs通道層的晶格常數5.88Å比GaAs緩衝層大約4%。因此，在此特定的實施例中，緩衝層的晶格常數將矽基板的整體晶格間距逐步增加到通道層的晶格間距，從而劃分兩種不同的材料界面之間的晶格不匹配。以這種方式，InGaAs通道層只需要包容與GaAs緩衝層的4%晶格不匹配、而不是與矽基板的整體8.28%不匹配的應變。
緩衝層208可以採用寬帶隙材料來提供足夠大的導電帶偏移(△Ec)，且通道層212的導電帶排斥電子載體，從而減少通道層212和緩衝層208之間的電流洩漏。在一個實例中，最大的導電帶偏移可以在約0.05eV和約0.8eV之間。為了控制由晶格不匹配的應變所產生的缺陷之成核及增長的目的，緩衝層208可以是考量晶格常數、帶隙及熔點所選擇的任何適當材料。在一些實施例中，緩衝層208可以由帶隙比基板200更大的材料形成。在一個實施例中，緩衝層208是具有晶體結構的III-V族半導體化合物。在各種實例中，緩衝層可以是或包括InAlAs、InP、InGaAs、InAs、InSb、GaAs、AlAs、或GaSb。緩衝層208可 以是被無意摻雜的、摻雜的、大量摻雜p型或n型的、半絕緣的、或未摻雜的。緩衝層208可以具有約10nm至約100nm的厚度，例如約20nm至約60nm。也可以使用其他的材料，例如II-VI族半導體化合物、來自II-VI族或III-V族的二元化合物、來自II-VI族或III-V族的三元化合物、來自II-VI族或III-V族的四元化合物、或上述化合物之混合物或組合。
絕緣體或阻障層210可以是選擇來對電晶體通道中的電荷載體提供阻障的任何適當材料。在一個實施例中，絕緣體或阻障層210可以是具有晶體結構的III-V族半導體化合物。絕緣體或阻障層210可以是或包括AlAsSb、InAlAs、AlGaAs、InP、InAlSb、或類似物。也可以使用其他的材料，例如II-VI族半導體化合物、來自II-VI族或III-V族的二元化合物、來自II-VI族或III-V族的三元化合物、來自II-VI族或III-V族的四元化合物、或上述化合物之混合物或組合。構思的是，絕緣體或阻障層210可以是可被選擇性蝕刻移除的任何適當材料。絕緣體或阻障層210可以具有約2nm至約60nm的厚度，例如約10nm至約30nm。
通道層212可以是III-V族半導體化合物，例如InAs、InGaAs、InGaSb、InP、InAlSb、GaSb或者類似物。在一些實施例中，通道層212可以是或包括Ge或SiGe。也可以使用其他的材料，例如II-VI族半導體化合物、來自II-VI族或III-V族的二元化合物、來自II-VI族或III-V族的三元化合物、來自II-VI族或III-V族的四元化合物、或上述化合物之混合物或組合。通道層212可以具有約1nm至約50nm的厚度，例如約5nm至約15nm。
雖然緩衝層208、絕緣體或阻障層210、及通道層212可以全都由III-V族半導體化合物形成，但是將絕緣體或阻障層210選擇為具有明顯比緩衝層208和通道層212更低的對抗蝕刻劑的蝕刻抗性，以使絕緣體或阻障層210可以被以明顯比緩衝層208和通道層212更快的蝕刻速度選擇性蝕刻，這將在下面針對 方塊110作更詳細的討論。在各種實例中，絕緣體或阻障層210對通道層212的蝕刻選擇率可為約100：1至約6000：1，例如約1000：1至約3000：1。絕緣體或阻障層210對緩衝層208的蝕刻選擇率可為約100：1至約6000：1，例如約1000：1至約3000：1。
在某些實施例中，成核層(未圖示)可以被可選地形成在緩衝層208和基板200之間，以進一步減少基板200和隨後沉積的層(例如緩衝層208)之間的晶格不匹配。成核層可以是III-V族半導體化合物，例如GaSb、GaAs、GaN、AlN、AlGaN、或類似物。
在方塊108，使用III-V族半導體化合物206的多疊層結構填充第一溝槽204之後，在第一介電層202中形成第二溝槽214。第二溝槽214可以具有足夠的厚度，以在第二溝槽214內部分曝露通道層212和絕緣體或阻障層210，如第2D圖所示。在一個實施例中，第二溝槽214可以具有約為絕緣體或阻障層210與通道層212之總高度的厚度或高度。第二溝槽214可以在大致上垂直於第一溝槽204的方向上橫向延伸。第二溝槽214的形成可以包括圖案化硬遮罩層及使用該硬遮罩層蝕刻第一介電層202，從而產生第一介電質側壁202a、202b、202c、202d。
在方塊110，將第一和第二溝槽204、214內曝露出的絕緣體或阻障層210移除，如第2E圖所示。絕緣體或阻障層210可以使用選擇性蝕刻製程移除，使得通道層212在選擇性蝕刻製程之後大致上保持完整。選擇性蝕刻製程可以使用濕蝕刻劑或乾蝕刻劑，取決於應用。在任一情況下，蝕刻劑應對絕緣體或阻障層210表現出高的蝕刻速度，並對通道層212具有非常低或零的蝕刻速度。例如，在一個實例中，其中通道層212是InGaAs並且絕緣體或阻障層210是InAlAs，可以使用由比例約3：1的HCl與水所組成的蝕刻劑。使用含有3：1的HCl與水的蝕刻劑觀察到InAlAs對InGaAs的蝕刻選擇率是高選擇性的(即超過2000：1)。用於選擇性蝕刻製程的蝕刻劑可以改變，取決於將被移除的材料。 可以在由Materials Science and Engineering 2001、第31期、第1-438頁刊載的、Clawson,A.R.等人的「參照III-V族半導體化學蝕刻之指南(GUIDE TO REFERENCES ON III-V SEMICONDUCTOR CHEMICAL ETCHING)」中找到對於III-V族半導體材料的化學蝕刻更有選擇性的蝕刻製程。
可以將絕緣體或阻障層210從結構中完全移除，以在通道層212和緩衝層208之間形成氣隙216，如第2E圖所示。氣隙216可以具有約兩倍通道層212厚度的高度。或者，絕緣體或阻障層210可以被部分移除，即只移除第二溝槽214內出現的絕緣體或阻障材料，如第2F圖所示。在任一情況下，通道層212(與緩衝層208處於大體上平行的關係)通常是由第一介電層202的側壁固持。也就是說，一旦選擇性蝕刻製程完成了，則通道層212的兩個相對端是分別由第一介電質側壁202a、202d和202b、202c所支撐。藉由移除絕緣體或阻障層210(部分地或完全地)，通道層212藉由氣隙216大體上與緩衝層208隔離(實體地及/或電性地)。結果，將會以其他方式在絕緣體或阻障層210中或在緩衝層208中發展出的電流洩漏路徑不再是問題，因為絕緣體或阻障層210已被移除。緩衝層208和通道層212之間形成的氣隙不僅有助於將電子載體侷限在通道層212中，而且還最小化或避免了關閉狀態的漏電流，這接著又改良了電晶體完全關閉的能力。
在方塊112，一旦間隙216已形成而實體上和電性上將緩衝層208與通道層212隔離，則將閘極介電層218選擇性地全部圍繞第二溝槽214內曝露出的通道層212形成，如第2G圖所示。在一個實施例中，通道層212的兩個相對端之間至少一部分被閘極介電層218包圍。具體來說，第二溝槽214內曝露出的通道層212頂表面、底表面、及兩個相對側面被閘極介電層218覆蓋。閘極介電層218可以是氧化物、氮化物、或使用以下所列材料的單層膜。或者，閘極介電層218可以是包含兩層或更多層的膜堆疊，其中該等層可以是像氧化物和氮化物的 材料之任意組合、或是以下所列的材料之任意組合。在一個實施例中，閘極介電層218可以是介電值大於約3.9的高介電常數介電質材料。適用於閘極介電層218的材料可以包括、但不限於氧化鉿(HfOx)、氧化矽鉿(HfSiOx)、氧氮化矽鉿(HfSiOxNy)、氧化鋁鉿(HfAlOx)、氧化鋁(Al2O3)、五氧化二鉭(Ta2O5)、二氧化鈦(TiO2)、氧化鋯(ZrO2)、氧化鋯鉿(HfZrO2)、氧化鑭(La2O3)、氧化釔(Y2O3)、及上述之鋁酸鹽和矽酸鹽。閘極介電層218可以是其他適當的材料，例如鈦鋁合金、鉭鋁合金、氮化鈦、氮化矽鈦、氮化鋁鈦、氮化鉭、氮化矽鉭、氮化鉿、氮化矽鉿、氮化鋁、或上述材料之組合。取決於將要形成的層之材料，可以使用適當的製程來形成閘極介電層218，例如原子層沉積(ALD)技術、濕或乾熱氧化製程、化學氣相沉積(CVD)技術、電漿增強化學氣相沉積(PECVD)技術、物理氣相沉積(PVD)技術、或上述製程之組合。閘極介電層218可以具有用於MOS元件的適當P型功函數或適當N型功函數。
在一些實施例中，一旦形成了全部圍繞通道層212的閘極介電層218，則間隙216和第二溝槽214可以如圖所示保持開放，或者可以使用犧牲介電質材料填充並覆蓋，以暫時保護結構。犧牲介電質材料可以是有機或無機的，而且關鍵的要求是與下述的簡易金屬閘極處理相容並可於後續輕易移除而不會損壞結構(包括緩衝層208和通道層212)。犧牲介電質材料可以包括、但不限於氧化物、矽氧化物、矽二氧化物、矽氮化物、或有機聚合物例如聚醯亞胺和聚伸芳基醚及上述之組合或均等物。或者，犧牲介電質材料的施加可以在間隙216形成之後但在閘極介電層218形成之前進行。
在方塊114，金屬閘極220大體上全部圍繞閘極介電層218的至少一些曝露表面形成，如第2H圖所示。具體來說，金屬閘極220是圍繞第二溝槽214內曝露的閘極介電層218之頂表面、底表面、及兩個相對側面形成的。利用環繞的金屬閘極結構的電晶體元件可有利地縮放給定尺寸和長度的通道層212之接 觸面積。藉由圍繞閘極介電層218(並因此圍繞通道層212)，即使鑒於短通道效應，金屬閘極220也可以對通道層212施加更多的控制，並更好地控制電晶體元件的開啟及/或關閉狀態及其他事項。
金屬閘極220橫越通道層212而為閘極堆疊結構界定出源極區222和汲極區224。所得的源極區222和汲極區224被形成在通道層212的相對側上。源極區222和汲極區224可以使用離子植入製程以n型雜質(例如Si)或P型雜質(例如Zn或Mg)摻雜。離子植入製程可以在金屬閘極220形成之後進行，或是在通道層212的沉積生長過程中或之後進行。可以執行退火製程，以活化源極和汲極區222、224中的摻雜物。金屬閘極220藉由控制施加到金屬閘極220的電壓而允許或切斷從源極區222流到汲極區224的電流。金屬閘極220可以具有適合為正在處理中的半導體元件提供適當功函數的厚度。例如，金屬閘極220可以具有約10埃(Å)至幾百Å的厚度，例如約20Å至約100Å。
在各種實施例中，金屬閘極220可以包括金屬、金屬合金、金屬氮化物、金屬矽化物、或金屬氧化物。在一些實施例中，金屬閘極220可以含有鈦、鈦鋁合金、鉭、鉭鋁合金、氮化鈦、氮化矽鈦、氮化鋁鈦、氮化鉭、氮化矽鉭、氮化鉿、氮化矽鉿、氮化鋁、氧化鋁、鎢、鉑、鋁、釕、鉬、其他導電材料、或上述材料之組合。應當理解的是，金屬閘極220不必一定是單一的材料，而是可以包含使用本文討論的材料的薄膜之複合堆疊。在一些實施例中，金屬閘極220的複合堆疊可以進一步包括多晶矽。取決於將要形成的層之材料，可以使用適當的製程來形成金屬閘極220，例如原子層沉積(ALD)技術、化學氣相沉積(CVD)技術、電漿增強化學氣相沉積(PECVD)技術、物理氣相沉積(PVD)技術、或上述技術之組合。
假使在金屬閘極形成之前使用犧牲介電質材料填充並覆蓋間隙216和第二溝槽214，則可以將硬遮罩層沉積在犧牲介電質材料上並使用光微影 術和蝕刻製程圖案化，以將所需的溝槽圖案轉移到犧牲介電質材料中。溝槽圖案可以比閘極介電層218的直徑較不寬。之後，可以使用任何適當的製程蝕刻掉犧牲介電質材料，例如反應離子蝕刻或其他非等向性蝕刻技術，以為後續的金屬閘極220處理曝露出閘極介電層218。在形成環繞的金屬閘極之後，可以移除犧牲介電質材料，而且可以視需要進一步處理基板200，以形成完成電晶體的閘極堆疊結構所需的任何附加結構或特徵。
為了提高電晶體元件的電流能力，在一些實施例中可以採用多通道閘極堆疊結構。第3圖繪示依據本揭示之實施例的例示性簡化多通道閘極堆疊結構301之立體圖。多通道閘極堆疊結構301可以藉由提供上面形成有第一介電層302的基板300來形成。基板300和第一介電層302可以是與上面關於第1圖討論的基板200和第一介電層202所使用的相同的材料。第一溝槽304可以被以與上面討論的方塊104類似的方式形成在第一介電層302中。第一溝槽304應具有足以為多通道閘極堆疊形成所需數量的通道層的高度或厚度。
然後使用III-V族半導體化合物的多疊層結構以類似於以上討論的方塊106的方式填滿第一溝槽304。在一個實施例中，III-V族半導體化合物的多疊層結構可以至少包括被形成在基板300上方的緩衝層308、及複數個被交替形成在緩衝層308上的絕緣體或阻障層與通道層，直到獲得所需數量的通道層。在一個實施例中，第一溝槽304填充有被形成在緩衝層308上的第一絕緣體或阻障層(未圖示)、被形成在第一絕緣體或阻障層上的第一通道層312、被形成在第一通道層312上的第二絕緣體或阻障層(未圖示)、被形成在第二絕緣體或阻障層上的第二通道層316、被形成在第二通道層316上的第三絕緣體或阻障層(未圖示)、及被形成在第三絕緣體或阻障層上的第三通道層320。緩衝層308、第一、第二及第三絕緣體或阻障層、以及第一、第二及第三通道層312、316、320 可以是與使用以上關於方塊106討論的任何適當沉積技術形成的緩衝層208、絕緣體或阻障層210、及通道層212相同的材料。
一旦III-V族半導體化合物的多疊層結構已被填充在第一溝槽304內，則在第一介電層302中形成第二溝槽322，以在第二溝槽322內部分曝露出該複數個絕緣體或阻障層及通道層。第二溝槽322可以具有約為該複數個絕緣體或阻障層及通道層之總高度的厚度或高度。類似地，第二溝槽322可以在大致上垂直於第一溝槽304之方向的方向上橫向延伸。之後，將第一和第二溝槽304、322內曝露出的所有第一、第二及第三絕緣體或阻障層移除，如第3圖所示。或者，可以只有第二溝槽304內曝露出的第一、第二及第三絕緣體或阻障層被從多通道閘極堆疊結構301中移除。在任一種情況下，使用如以上關於方塊110討論的選擇性蝕刻製程移除絕緣體或阻障層，使得第一、第二及第三通道層312、316、320在選擇性蝕刻製程之後大體上仍保持完整。在選擇性蝕刻製程完成時，以類似於在方塊110討論的那些方式藉由第一介電層302將第一、第二及第三通道層312、316、320保持彼此平行。也藉由氣隙將第一、第二及第三通道層312、316、320彼此分隔。
藉由從多通道閘極堆疊結構301移除所有的絕緣體或阻障層，各通道層312、316、320便實體上與緩衝層308隔離(即不與緩衝層308接觸)。結果，將會以其他方式在絕緣體或阻障層中或在緩衝層308中發展出的電流洩漏路徑不再是問題，因為絕緣體或阻障層已被移除。緩衝層308與各通道層312、316、320之間形成的氣隙不僅有助於將電子載體侷限在各通道層312、316、320中，而且還最小化或避免了關閉狀態的漏電流，這接著又改良了電晶體完全關閉的能力。
本揭示的實施例提供一種藉由將通道層與緩衝層實體隔離來控制閘極堆疊結構之電流洩漏的有效方法。與具有形成在通道層和緩衝層之間並 與通道層和緩衝層實體接觸的絕緣體或阻障層的傳統閘極堆疊結構相反，本揭示提出從閘極堆疊結構選擇性移除絕緣體或阻障層。因此，由於移除了絕緣體或阻障層，通道層和緩衝層藉由所形成的氣隙而實體上彼此隔離。結果，會以其他方式在絕緣體或阻障層中或在緩衝層中發展出的電流洩漏路徑不再是問題，因為在通道層和緩衝層之間沒有設置絕緣體或阻障層。形成在緩衝層與通道層之間的氣隙不僅有助於將電子載體侷限在通道層中，而且還最小化或避免了關閉狀態的漏電流，這接著又改良電晶體完全關閉的能力。
雖然前述內容是針對本揭示的實施例，但仍可以在不偏離本揭示之基本範圍下設計出本揭示的其他和進一步的實施例。
100‧‧‧方法
102-114‧‧‧方塊

Claims (20)

  1. 一種形成一半導體元件的方法，包含以下步驟：在被形成在一基板上的一介電層中形成一第一溝槽，以曝露出該基板之一表面；在該第一溝槽內形成一多疊層結構，包含以下步驟：在該基板之該表面上方形成一第一半導體化合物層；在該第一半導體化合物層上形成一第二半導體化合物層；及在該第二半導體化合物層上形成一第三半導體化合物層，其中該第二半導體化合物層具有的對抗一蝕刻劑的蝕刻抗性低於該第一和第三半導體化合物層對抗該蝕刻劑的蝕刻抗性；在該介電層中形成一第二溝槽，以至少部分曝露出該第二半導體化合物層和該第三半導體化合物層；以及選擇性移除該第二半導體化合物層，以使該第一半導體化合物層藉由一氣隙與該第三半導體化合物層隔離。
  2. 如請求項1所述之方法，其中該第一、第二、及第三半導體化合物層係由III-V族半導體化合物、II-VI族半導體化合物、來自II-VI族或III-V族的二元化合物、來自II-VI族或III-V族的三元化合物、來自II-VI族或III-V族的四元化合物、或上述化合物之混合物或組合形成。
  3. 如請求項2所述之方法，其中該第一半導體化合物層包含InAlAs、InP、InGaAs、InAs、InSb、GaAs、AlAs、或GaSb。
  4. 如請求項2所述之方法，其中該第二半導體化合物層包含AlAsSb、InAlAs、AlGaAs、InP、或InAlSb，並且該第三半導體化合物層包含InAs、 InGaAs、InGaSb、InP、InAlSb、GaSb、Ge或SiGe。
  5. 如請求項2所述之方法，其中該第三半導體化合物層為InGaAs，並且該第二半導體化合物層為InAlAs。
  6. 如請求項5所述之方法，其中選擇性移除該第二半導體化合物層包含使用一由比例約3：1的HCl和水所組成的蝕刻劑。
  7. 如請求項1所述之方法，其中選擇性移除該第二半導體化合物層只移除該第二溝槽內曝露出的第二半導體化合物層。
  8. 如請求項1所述之方法，進一步包含以下步驟：形成一閘極介電層，該閘極介電層全部圍繞該第二溝槽內曝露出的該第三半導體化合物層；以及形成一金屬閘極，該金屬閘極全部圍繞該閘極介電層之至少一部分曝露表面。
  9. 如請求項1所述之方法，其中該第二溝槽在一大致上垂直於該第一溝槽之方向的方向上延伸。
  10. 一種半導體元件，包含：一第一介電質區域，被配置在一基板之一表面上，該第一介電質區域具有兩個從該第一介電質區域之頂表面向上延伸的相對部分，並且該兩個相對部分之間界定一第一溝槽；一第二介電質區域，被配置在該基板之該表面上，該第二介電質區域具有兩個從該第二介電質區域之頂表面向上延伸的相對部分，並且該兩個相對部分之間界定一第二溝槽；一第一III-V族半導體化合物層，被配置在該基板之該表面上方介於該第 一介電質區域和該第二介電質區域之間；一第二III-V族半導體化合物層，被配置在該第一III-V族半導體化合物層上方，並藉由一氣隙與該第一III-V族半導體化合物層隔離，其中該第二III-V族半導體化合物層之相對端被支撐在該第一介電質區域之兩個相對部分與該第二介電質區域之兩個相對部分之間；一閘極介電層，在該等相對端之間包圍該第二III-V族半導體化合物層之曝露表面；以及一金屬閘極，被配置為大體上全部圍繞至少一部分的該閘極介電層。
  11. 如請求項10所述之半導體元件，其中該氣隙具有一高度，該高度約為該第二III-V族半導體化合物層之厚度的兩倍。
  12. 如請求項10所述之半導體元件，其中該第二III-V族半導體化合物層大體上平行於該第一III-V族半導體化合物層。
  13. 如請求項10所述之半導體元件，其中該第二III-V族半導體化合物層之曝露表面通過該第一構槽和該第二溝槽曝露於空氣。
  14. 如請求項10所述之半導體元件，其中該閘極介電層包含氧化物、氮化物、氧化鉿(HfOx)、氧化矽鉿(HfSiOx)、氧氮化矽鉿(HfSiOxNy)、氧化鋁鉿(HfAlOx)、氧化鋁(Al2O3)、五氧化二鉭(Ta2O5)、二氧化鈦(TiO2)、氧化鋯(ZrO2)、氧化鋯鉿(HfZrO2)、氧化鑭(La2O3)、氧化釔(Y2O3)、及上述之鋁酸鹽和矽酸鹽、鈦鋁合金、鉭鋁合金、氮化鈦、氮化矽鈦、氮化鋁鈦、氮化鉭、氮化矽鉭、氮化鉿、氮化矽鉿、氮化鋁、或上述材料之組合。
  15. 如請求項10所述之半導體元件，其中該金屬閘極包含一金屬、一金 屬合金、一金屬氮化物、一金屬矽化物、或一金屬氧化物。
  16. 如請求項10所述之半導體元件，其中該第一和第二III-V族半導體化合物層係由III-V族半導體化合物、II-VI族半導體化合物、來自II-VI族或III-V族的二元化合物、來自II-VI族或III-V族的三元化合物、來自II-VI族或III-V族的四元化合物、或上述化合物之混合物或組合形成。
  17. 如請求項16所述之半導體元件，其中該第一III-V族半導體化合物層包含InAlAs、InP、InGaAs、InAs、InSb、GaAs、AlAs、或GaSb，並且該第二III-V族半導體化合物層包含InAs、InGaAs、AlGaAs、InP、InGaSb、InP、AlSb、Ge或SiGe。
  18. 一種藉由一方法製備的半導體元件，包含以下步驟：在被配置在一基板上的一介電層中形成一第一溝槽，以在該第一溝槽內曝露出該基板之一表面；在該第一溝槽內在該基板之該表面上方形成一第一半導體化合物層；在該第一半導體化合物層上形成一第二半導體化合物層；在該第二半導體化合物層上形成一第三半導體化合物層，其中該第二半導體化合物層具有的對抗一蝕刻劑的蝕刻抗性低於該第一和第三半導體化合物層對抗該蝕刻劑的蝕刻抗性；在該介電層中形成一第二溝槽，以至少部分曝露出該第二半導體化合物層和該第三半導體化合物層，其中該第二溝槽在一大致上垂直於該第一溝槽之方向的方向上延伸；以及選擇性移除該第二半導體化合物層，以使該第一半導體化合物層藉由一氣隙與該第三半導體化合物層隔離。
  19. 如請求項18所述之半導體元件，其中該第一、第二、及第三半導體化合物層係選自由III-V族半導體化合物、II-VI族半導體化合物、來自II-VI族或III-V族的二元化合物、來自II-VI族或III-V族的三元化合物、來自II-VI族或III-V族的四元化合物、或上述化合物之混合物或組合所組成之群組。
  20. 如請求項18所述之半導體元件，進一步包含：形成一閘極介電層，該閘極介電層全部圍繞該第二溝槽內曝露出的該第三半導體化合物層；以及形成一金屬閘極，該金屬閘極全部圍繞該閘極介電層之至少一部分曝露表面。
TW104117993A 2014-06-24 2015-06-03 形成iii-v族通道的方法 TWI592983B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/313,086 US9293523B2 (en) 2014-06-24 2014-06-24 Method of forming III-V channel

Publications (2)

Publication Number Publication Date
TW201604929A true TW201604929A (zh) 2016-02-01
TWI592983B TWI592983B (zh) 2017-07-21

Family

ID=54870403

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104117993A TWI592983B (zh) 2014-06-24 2015-06-03 形成iii-v族通道的方法

Country Status (7)

Country Link
US (1) US9293523B2 (zh)
JP (1) JP6621426B2 (zh)
KR (1) KR20170026507A (zh)
CN (1) CN106463410B (zh)
SG (1) SG11201609713SA (zh)
TW (1) TWI592983B (zh)
WO (1) WO2015199862A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI622171B (zh) * 2016-06-24 2018-04-21 財團法人國家實驗研究院 異質整合半導體裝置及其製造方法
US10504795B2 (en) 2018-03-27 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for patterning a lanthanum containing layer
TWI758282B (zh) * 2016-04-25 2022-03-21 美商應用材料股份有限公司 水平環繞式閘極元件的奈米線氣隙間隔之形成

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812323B2 (en) 2014-09-08 2017-11-07 Internaitonal Business Machines Corporation Low external resistance channels in III-V semiconductor devices
EP3021352B1 (en) * 2014-11-13 2020-10-07 IMEC vzw Method for reducing contact resistance in a transistor
CN104766802B (zh) * 2015-03-26 2019-05-03 深圳市华星光电技术有限公司 液晶显示面板、阵列基板及其薄膜晶体管的制造方法
US9620605B2 (en) * 2015-05-15 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method
CN108475695B (zh) * 2016-01-05 2021-10-15 应用材料公司 制造用于半导体应用的环绕式水平栅极器件的纳米线的方法
US10297704B2 (en) * 2016-03-15 2019-05-21 Teledyne Scientific & Imaging, Llc Low noise detectors for astronomy
US10468532B1 (en) 2018-05-07 2019-11-05 International Business Machines Corporation Nanosheet substrate isolation scheme by lattice matched wide bandgap semiconductor
US10756216B2 (en) * 2018-08-09 2020-08-25 International Business Machines Corporation Nanosheet mosfet with isolated source/drain epitaxy and close junction proximity
SE543442C2 (en) 2019-02-01 2021-02-16 Ionautics Ab A method and apparatus for chemical vapor deposition and a Fin field-effect transistor
US11245022B2 (en) * 2019-05-24 2022-02-08 Applied Materials, Inc. Integrated dipole flow for transistor
US11315785B2 (en) * 2019-09-17 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial blocking layer for multi-gate devices and fabrication methods thereof
CN113823992B (zh) * 2021-09-14 2022-11-11 苏州长瑞光电有限公司 半导体器件制造方法及半导体器件

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US8324660B2 (en) * 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
KR100713915B1 (ko) 2005-10-06 2007-05-07 주식회사 하이닉스반도체 돌기형 트랜지스터 및 그의 형성방법
FR2895835B1 (fr) * 2005-12-30 2008-05-09 Commissariat Energie Atomique Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain
US7700461B2 (en) 2006-03-17 2010-04-20 Samsung Electronics Co., Ltd. Methods of laterally forming single crystalline thin film regions from seed layers
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR100958826B1 (ko) 2007-10-24 2010-05-24 재단법인서울대학교산학협력재단 금속유도 측면 결정화를 이용한 하부 게이트 구조를 갖는다결정 실리콘 박막 트랜지스터 및 그의 제조방법
US20090224291A1 (en) 2008-03-04 2009-09-10 Dsm Solutions, Inc. Method for self aligned sharp and shallow doping depth profiles
US7759142B1 (en) 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US7902541B2 (en) * 2009-04-03 2011-03-08 International Business Machines Corporation Semiconductor nanowire with built-in stress
US9768305B2 (en) * 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
JP2011029503A (ja) * 2009-07-28 2011-02-10 Toshiba Corp 半導体装置
WO2012003609A1 (en) * 2010-07-06 2012-01-12 The Hong Kong University Of Science And Technology Normally-off iii-nitride metal-2deg tunnel junction field-effect transistors
US20130087802A1 (en) 2010-07-07 2013-04-11 Akihiko Kohno Thin film transistor, fabrication method therefor, and display device
CN102214596B (zh) 2011-05-26 2012-08-29 北京大学 一种以空气为侧墙的围栅硅纳米线晶体管的制备方法
US8445971B2 (en) 2011-09-20 2013-05-21 International Business Machines Corporation Field effect transistor device with raised active regions
US8637930B2 (en) 2011-10-13 2014-01-28 International Business Machines Company FinFET parasitic capacitance reduction using air gap
US8624326B2 (en) 2011-10-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8815712B2 (en) * 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US9748338B2 (en) 2012-06-29 2017-08-29 Intel Corporation Preventing isolation leakage in III-V devices
US20140091279A1 (en) * 2012-09-28 2014-04-03 Jessica S. Kachian Non-planar semiconductor device having germanium-based active region with release etch-passivation surface
US9385198B2 (en) * 2013-03-12 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructures for semiconductor devices and methods of forming the same

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI758282B (zh) * 2016-04-25 2022-03-21 美商應用材料股份有限公司 水平環繞式閘極元件的奈米線氣隙間隔之形成
TWI773634B (zh) * 2016-04-25 2022-08-01 美商應用材料股份有限公司 水平環繞式閘極元件的奈米線氣隙間隔之形成
TWI795317B (zh) * 2016-04-25 2023-03-01 美商應用材料股份有限公司 水平環繞式閘極元件的奈米線氣隙間隔之形成
TWI622171B (zh) * 2016-06-24 2018-04-21 財團法人國家實驗研究院 異質整合半導體裝置及其製造方法
US10134735B2 (en) 2016-06-24 2018-11-20 National Applied Research Laboratories Heterogeneously integrated semiconductor device and manufacturing method thereof
US10727231B2 (en) 2016-06-24 2020-07-28 National Applied Research Laboratories Heterogeneously integrated semiconductor device and manufacturing method thereof
US10504795B2 (en) 2018-03-27 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for patterning a lanthanum containing layer
TWI704599B (zh) * 2018-03-27 2020-09-11 台灣積體電路製造股份有限公司 半導體裝置及半導體製程之方法
US10867869B2 (en) 2018-03-27 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method for patterning a lanthanum containing layer
US11171061B2 (en) 2018-03-27 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for patterning a lanthanum containing layer
US11699621B2 (en) 2018-03-27 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for patterning a lanthanum containing layer

Also Published As

Publication number Publication date
JP2017520123A (ja) 2017-07-20
CN106463410A (zh) 2017-02-22
SG11201609713SA (en) 2017-01-27
JP6621426B2 (ja) 2019-12-18
WO2015199862A1 (en) 2015-12-30
US9293523B2 (en) 2016-03-22
TWI592983B (zh) 2017-07-21
CN106463410B (zh) 2020-11-27
US20150372097A1 (en) 2015-12-24
KR20170026507A (ko) 2017-03-08

Similar Documents

Publication Publication Date Title
TWI592983B (zh) 形成iii-v族通道的方法
US11127740B2 (en) Method of manufacturing a semiconductor device with separated merged source/drain structure
US9214555B2 (en) Barrier layer for FinFET channels
US11637207B2 (en) Gate-all-around structure and methods of forming the same
TWI440182B (zh) 積體電路結構
US9412871B2 (en) FinFET with channel backside passivation layer device and method
KR101788408B1 (ko) Fin-fet를 포함하는 반도체 디바이스 및 이의 제조 방법
US8936987B2 (en) PMOS transistors and fabrication methods thereof
US9246004B2 (en) Strained structures of semiconductor devices
US10483262B2 (en) Dual nitride stressor for semiconductor device and method of manufacturing
US20150035055A1 (en) Semiconductor device and manufacturing method therefor
US11575046B2 (en) Multi-gate semiconductor device and method for forming the same
US9640660B2 (en) Asymmetrical FinFET structure and method of manufacturing same
KR102135020B1 (ko) 다중 델타 도핑막을 가지는 퀀텀 웰 전계 효과 트랜지스터 제조 방법
KR102175767B1 (ko) 핀 전계 효과 트랜지스터 형성 방법 및 집적 회로 소자
TW201730940A (zh) 半導體元件及其形成方法
US9548355B1 (en) Compound finFET device including oxidized III-V fin isolator
US9515169B2 (en) FinFET and method of manufacturing same
US11848383B2 (en) Semiconductor device and method for fabricating the same
US20240014292A1 (en) Gate-top dielectric structure for self-aligned contact
US20230282699A1 (en) Semiconductor device and manufacturing method thereof
US20230008020A1 (en) Semiconductor device and manufacturing method thereof