JP6621426B2 - Ｉｉｉ−ｖチャネルを形成する方法 - Google Patents

Ｉｉｉ−ｖチャネルを形成する方法 Download PDF

Info

Publication number
JP6621426B2
JP6621426B2 JP2016574889A JP2016574889A JP6621426B2 JP 6621426 B2 JP6621426 B2 JP 6621426B2 JP 2016574889 A JP2016574889 A JP 2016574889A JP 2016574889 A JP2016574889 A JP 2016574889A JP 6621426 B2 JP6621426 B2 JP 6621426B2
Authority
JP
Japan
Prior art keywords
semiconductor compound
layer
compound layer
trench
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016574889A
Other languages
English (en)
Other versions
JP2017520123A (ja
JP2017520123A5 (ja
Inventor
シンユ バオ，
シンユ バオ，
エロール アントニオ シー． サンチェス，
エロール アントニオ シー． サンチェス，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2017520123A publication Critical patent/JP2017520123A/ja
Publication of JP2017520123A5 publication Critical patent/JP2017520123A5/ja
Application granted granted Critical
Publication of JP6621426B2 publication Critical patent/JP6621426B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本開示の実施形態は概して、回路デバイス及び回路製造の製造に関する。
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のサイズ低減は、集積回路の高速性能、密度、及びユニット機能当たりのコストにおける連続的な向上を可能にした。半導体業界でも、多くの場合平面的である２Ｄトランジスタから三次元ゲート構造を使用する３Ｄトランジスタへの移行が進みつつある。３Ｄゲート構造では、チャネル、ソース及びドレインはシリコン基板から飛び出しており、ゲートは３方からチャネルを包み込む。かかる種類の１つの３Ｄトランジスタは、ＦｉｎＦＥＴ（フィン電界効果トランジスタ：Ｆｉｎ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）の名で知られており、ＦｉｎＦＥＴにおいては、ソースとドレインとを接続するチャネルは、基板から突き出している薄型の「フィン」である。ゲートは、従来型の平面チャネルの上部の端から端までだけ延びるのとは異なり、フィン型のチャネルの３つの面を覆って延びることから、チャネル内の電荷担体の流れをより強力に制御する。このことで、飛び出したチャネルへと電流が拘束されることになり、それによって電子のリークが防止される。
ＩＩＩ−Ｖ族化合物半導体材料は、シリコンよりも電子移動度が高く、飽和速度が速いことから、フィンチャネル構造物を形成するために使用されてきた。しかし、シリコン基板上でのＩＩＩ−Ｖ化合物半導体材料のエピタキシャル成長には、課題及び問題がある。例えば、ＩＩＩ−Ｖエピタキシャル層（すなわちフィンチャネル構造物）とシリコン基板との間の格子不整合及び熱的不整合により、結晶欠陥が発生する。格子不整合が数パーセント超過すると、ＩＩＩ−Ｖエピタキシャル層と基板との界面において、並びにＩＩＩ−Ｖエピタキシャル層内で、その不整合によって誘起された歪みが拡大し、不具合（転位又は積層欠陥の形態であるかもしれない）を発生させる。
ＩＩＩ−Ｖエピタキシャル層とシリコン基板との間の格子不整合によって誘起された歪みを調整又は緩和するための試みにおいて、ＩＩＩ−Ｖエピタキシャル層とシリコン基板との間に様々な緩衝層及びバリア層が利用されてきた。しかし実際には、これらの緩衝層及びバリア層は、転位及び積層欠陥がＩＩＩ−Ｖエピタキシャル層内へと伝播することを完全に防止することはできない。加えて、トランジスタのソースからドレインへのリーク経路はバリア層及び／又は緩衝層の中で拡大することがあり、そのことが、オフ状態でのリーク電流の増大を引き起し、トランジスタが完全にオフになる能力を劣化させるということも、分かっている。その結果として、トランジスタの性能が劣化する。
従って、当該技術分野においては、ＩＩＩ−Ｖエピタキシャル層とシリコン基板との間で発生する望ましくないリーク及び不具合を防止するために、トランジスタ向けの改良型製造技法を提供する必要性がある。
本開示の実施形態は、電子信号を増幅するか又は切り替えるために使用されるトランジスタのような半導体デバイスを製造する方法に関する。一実施形態では、半導体デバイスを形成するための方法が提供される。方法は、基板の表面を露出させるために、基板上に形成された誘電体層内に第１トレンチを形成することと、第１トレンチの内部に多重積層構造物を形成することであって、基板の表面を覆って第１半導体化合物層を形成すること、第１半導体化合物層の上に第２半導体化合物層を形成すること、及び、第２半導体化合物層の上に第３半導体化合物層を形成することを含み、第２半導体化合物層はエッチング剤に対して、第１及び第３の半導体化合物層のエッチング耐性よりも低いエッチング耐性を有する、多重積層構造物を形成することと、少なくとも第２半導体化合物層及び第３半導体化合物層を部分的に露出させるために、誘電体層内に第２トレンチを形成することと、第１半導体化合物層が空隙によって第３半導体化合物層から分離されるように、第２半導体化合物層を選択的に除去することとを含む。
別の実施形態では、半導体デバイスが提供される。半導体デバイスは、基板の表面上に配置された第１誘電体区域であって、第１誘電体区域の上面から上方に延びた２つの対向する部分を有し、２つの対向する部分はその間に第１トレンチを画定している、第１誘電体区域と、基板の表面上に配置された第２誘電体区域であって、第２誘電体区域の上面から上方に延びた２つの対向する部分を有し、２つの対向する部分はその間に第２トレンチを画定している、第２誘電体区域と、第１誘電体区域と第２誘電体区域との間に基板の表面を覆って配置された、第１のＩＩＩ−Ｖ族半導体化合物層と、第１のＩＩＩ−Ｖ族半導体化合物層の上方に配置され、かつ、空隙によって第１のＩＩＩ−Ｖ族半導体化合物層から分離された第２のＩＩＩ−Ｖ族半導体化合物層であって、第２のＩＩＩ−Ｖ族半導体化合物層の両端部は、第１誘電体区域の２つの対向する部分と第２誘電体区域の２つの対向する部分との間に支持されている、第２のＩＩＩ−Ｖ族半導体化合物層と、両端部の間の第２のＩＩＩ−Ｖ族半導体化合物層の露出面を包み込む、ゲート誘電体層と、ゲート誘電体層の少なくとも一部分の実質的に周囲全体に配置された、金属ゲートとを備える。
更に別の実施形態では、半導体デバイスは、基板上に配置された誘電体層内に第１トレンチを形成して、第１トレンチの内部に基板の表面を露出させることと、第１トレンチの内部に、基板の表面を覆って第１半導体化合物層を形成することと、第１半導体化合物層の上に第２半導体化合物層を形成することと、第２半導体化合物層の上に第３半導体化合物層を形成することであって、第２半導体化合物層はエッチング剤に対して、第１及び第３の半導体化合物層のエッチング耐性よりも低いエッチング耐性を有する、第３半導体化合物層を形成することと、少なくとも第２半導体化合物層及び第３半導体化合物層を部分的に露出させるために、誘電体層内に、第１トレンチの方向に対して実質的に垂直な方向に延びる第２トレンチを形成することと、第１半導体化合物層が空隙によって第３半導体化合物層から分離されるように、第２半導体化合物層を選択的に除去することとを含む、プロセスによって作製される。
上記で簡潔に要約し、下記でより詳細に述べる本開示の実施形態は、付随する図面に示す本開示の例示的な実施形態を参照することにより、理解可能である。しかし、本開示は他の等しく有効な実施形態も許容しうることから、付随する図面は、この開示の典型的な実施形態のみを例示しており、従って開示の範囲を限定すると見なすべきではないことに、留意されたい。
本開示の実施形態による、ゲートスタック構造物を製造するための方法のフロー図を示す。 図２Ａは、第１誘電体層が上に堆積されている例示的な基板の斜視図を示す。図２Ｂは、第１誘電体層内に第１トレンチが形成されている図２Ａの基板を示す。図２Ｃは、第１トレンチが順に、緩衝層、絶縁体層又はバリア層、及びチャネル層で充填されている、図２Ｂの基板を示す。図２Ｄは、第１誘電体層内に第２トレンチが形成されている図２Ｃの基板を示す。図２Ｅは、第１及び第２のトレンチから絶縁体層又はバリア層を除去している、図２Ｄの基板を示す。図２Ｆは、代替的な実施形態により、チャネル層と緩衝層との間に形成された空隙から絶縁体層又はバリア層を除去している、図２Ｄの基板を示す。図２Ｇは、ゲート誘電体層が、第２トレンチの内部に露出したチャネル層の周囲全体に選択的に形成されている、図２Ｅの基板を示す。図２Ｈは、金属ゲートが、ゲート誘電体層の露出面の少なくともいくらかの実質的に周囲全体に形成されている、図２Ｇの基板を示す。 本開示の実施形態による、例示的で単純化されたマルチチャネルゲートスタック構造物の斜視図を示す。 理解が容易になるよう、図に共通する同一の要素を指し示すために、可能な限り同一の参照番号を使用した。図は縮尺どおりには描かれておらず、明確性のために単純化されていることがある。一実施形態の要素及び特徴は、更なる記述がなくとも、他の実施形態に有益に組み込まれうることが想定される。
本開示の実施形態は、電子信号を増幅するか又は切り替えるために使用されるトランジスタのような半導体デバイスを製造するための方法を提供する。例えば、本発明の方法は、ＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ-Ｏｘｉｄｅ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの製造において利用されうる。この開示で説明されている実施形態は、一例としては「ゲートスタック構造物」という一般用語を使用するが、本開示の実施形態は、ゲート構造を包含するいかなる集積回路デバイスにも、或いは、トランジスタ（２Ｄでも３Ｄでも）又は多重ゲート構造を有するいかなる集積回路デバイスにも、等しく適用可能でありうると、理解すべきである。
図１は、本開示の実施形態による、ゲートスタック構造物を製造するための方法１００のフロー図を示している。図１は、図２Ａから図２Ｇを参照して例示的に説明されており、図２Ａから図２Ｇは、図１のフロー図による、製造の様々な段階における例示的で単純化されたゲートスタック構造物の斜視図を示している。方法１００は、図２Ａに示すように、基板２００が提供され、第１誘電体層２０２が基板上に堆積される、ブロック１０２において始まる。この開示では、基板という用語は、処理チャンバ内で処理されうる任意の物体を広く対象とすることが意図されている。基板２００は、シリコン基板、例えば（ドープされた、又はドープされていない）シリコン、結晶シリコン（Ｓｉ＜１００＞又はＳｉ＜１１１＞等）、酸化ケイ素、ストレインドシリコン、ドープされた又はドープされていないポリシリコン、或いはこれらの類似物、ゲルマニウム、ＩＩＩ−Ｖ化合物基板、シリコンゲルマニウム（ＳｉＧｅ）基板、エピ基板、シリコンオンインシュレータ（ＳＯＩ）基板、炭素がドープされた酸化物、窒化ケイ素、ディスプレイ基板（液晶ディスプレイ（ＬＣＤ）、プラズマディスプレイ、エレクトロルミネッセンス（ＥＬ）ランプディスプレイ、ソーラーアレイ、ソーラーパネル、発光ダイオード（ＬＥＤ）基板、パターン形成半導体ウエハ又は非パターン形成半導体ウエハ、ガラス、サファイア、或いはそれ以外の、金属、合金、及び他の導電性材料等の任意の材料など）のような、基板上に堆積された材料を有することが可能な任意の基板でありうる。一部の実施形態では、基板２００はその中に、基板上に形成されるトランジスタのタイプ（Ｎ−ＭＯＳ又はＰ−ＭＯＳ）に応じて画定された、ｐ−タイプ又はｎ−タイプの導電領域（図示せず）を含みうる。追加的又は代替的には、基板２００は、導電性のタイプが異なる（ｎ−タイプ又はｐ−タイプなど）壁を分離するために、かつ／又は、隣り合ったトランジスタ（図示せず）を分離するために、基板２００内に形成された複数のフィールド分離領域（図示せず）を含みうる。一部の実施形態では、フィールド分離領域は、例えば、基板２００内にトレンチをエッチングすることと、次いで、酸化ケイ素（酸化物）、又は窒化ケイ素（窒化物）などといった好適な絶縁体でトレンチを充填することとによって形成された、浅型トレンチ分離（ＳＴＩ）構造でありうる。
一部の実施形態では、基板２００は、少なくとも部分的にその中に形成された、他の構造物又はフィーチャを含みうる。例えば、一部の実施形態では、ビア、トレンチ、デュアルダマシンフィーチャ、又は高アスペクト比フィーチャなどといったフィーチャが、エッチングプロセスのような任意の好適な一又は複数のプロセスを通じて、基板２００の内部に形成されうる。
第１誘電体層２０２は、二酸化ケイ素又は炭素がドープされた酸化ケイ素を含みうる。代替的には、第１誘電体層２０２は、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＴａＯ、ＨｆＴｉＯ、ＨｆＺｒＯ、酸化ジルコニウム、酸化アルミニウム、二酸化ハフニウム−アルミナ（ＨｆＯ２−Ａｌ２Ｏ３）合金、及び／又はこれらの組み合わせといった、高誘電率誘電体材料を含みうる。第１誘電体層２０２は、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、高密度プラズマＣＶＤ、又は熱酸化プロセスなどの任意の好適な堆積技法によって形成されうる。
ブロック１０４において、図２Ｂに示すように、第１誘電体層２０２内に第１トレンチ２０４が形成される。第１トレンチ２０４の形成は、マスク層をパターニングすることと、第１トレンチ２０４の底部に基板の上面が露出するように、マスク層を使用して第１誘電体層をエッチングすることとを含みうる。第１トレンチ２０４のトレンチ壁は第１誘電体層２０２である。エッチングプロセスは、湿式エッチングプロセス、ドライエッチングプロセス、又はこれらの組み合わせを含みうる。ドライエッチングプロセスが求められる場合、ドライエッチングプロセスは、フォトレジスト層を形成することと、フォトレジスト層をパターニングすることと、第１誘電体層２０２をエッチングすることと、フォトレジスト層を除去することとを含みうる。第１誘電体層２０２をエッチングするために使用されるドライエッチングプロセスは、ＣＦ４、ＳＦ６、又はＮＦ３などのフッ素含有ガスを含む化学作用を含みうる。
ブロック１０６において、図２Ｃに示すように、第１トレンチ２０４はＩＩＩ−Ｖ族半導体化合物２０６の多重積層構造物で充填される。ＩＩＩ−Ｖ族半導体化合物２０６の多重積層構造物は、緩衝層２０８と、絶縁体層又はバリア層２１０と、チャネル層２１２とを含んでよく、これらの層は、有機金属化学気相堆積（ＭＯＣＶＤ）、原子層エピタキシ（ＡＬＥ）などのエピタキシプロセス、又は分子線エピタキシ（ＭＢＥ）のような任意の好適な堆積技法を使用して、第１トレンチ２０４の内部に順に充填されうる。一実施形態では、緩衝層２０８は、基板の露出面と物理的に接触していることがある。絶縁体層又はバリア層２１０は、緩衝層２０８と物理的に接触していることがある。チャネル層２１２は、絶縁体層又はバリア層２１０と物理的に接触していることがある。緩衝層２０８は部分的に又は相当程度第１トレンチ２０４を充填するように堆積されてよく、次いで、第１トレンチ２０４の内部に所望の厚さの緩衝層２０８を得るために、堆積された緩衝層の一部分がエッチングプロセスによって除去されうる。絶縁体層又はバリア層２１０及びチャネル層２１２にも、同様の堆積／エッチングプロセスが実行されうる。その後、基板２００の表面から層の余分な材料を除去するために、基板２００に平坦化プロセスが実行されうる。
様々な実施形態において、緩衝層２０８、絶縁体層又はバリア層２１０、及びチャネル層２１２の組成物は、チャネル層２１２の伝導バンドオフセット及びバリア層のバンドオフセットが緩衝層２０８とは逆のタイプになって、電子担体をチャネル層２１２内に抑制するか又は閉じ込めるように、選ばれる。緩衝層２０８も絶縁体層又はバリア層２１０も単一の層として図示されているが、緩衝層２０８及び絶縁体層又はバリア層２１０の各々は２つ以上の層を含んでよく、これらの層の組成及び厚さは、格子定数及び基板２００とチャネル層２１２との間の格子不整合に応じて選択される。前述したように、基板とチャネル層との間の格子不整合が数パーセント超過すると、その不整合によって誘起された歪みが大きくなりすぎ、チャネル層内に不具合を発生させる。従って、傾斜組成（すなわち、構造物内の第１の層の格子定数からＮ番目の層の格子定数へと漸進的に変化する格子定数を有する多重層構造）で構成される緩衝層は、基板とチャネル層との間の格子不整合を緩和するのに役立ちうる。例えば、緩衝層が、シリコン基板とＩｎＧａＡｓチャネル層との間に形成されたＧａＡｓ層を含む場合、ＧａＳｂ層の５．６５Aという格子定数は、上にＧａＡｓ緩衝層が形成されるシリコン基板５．４３Aという格子定数よりもおよそ４％大きい。ＩｎＧａＡｓチャネル層の５．８８Aという格子定数は、ＧａＡｓ緩衝層よりもおよそ４％大きいゆえに、この特定の実施形態では、緩衝層の格子定数は、シリコン基板の全体定な格子間隔をチャネル層の格子間隔に向けて増分しており、それによって、格子不整合は２つの別個の物質界面に分割されている。この様態では、ＩｎＧａＡｓチャネル層は、シリコン基板との全体的な８．２８％の不整合ではなく、ＧａＡｓ緩衝層との４％の格子不整合の歪みに順応することだけしか必要なくなる。
緩衝層２０８は、チャネル層２１２の伝導バンドとの十分に大きな伝導バンドオフセット（ΔＥｃ）を提供して、電子担体を抑制し、それによって、チャネル層２１２と緩衝層２０８との間の電流リークを減少させるために、ワイドバンドギャップ材料を採用しうる。１つの例では、最大伝導バンドオフセットは、約０．０５ｅＶから約０．８ｅＶまででありうる。緩衝層２０８は、格子定数、バンドギャップ、並びに、核形成及び格子不整合歪みによって発生した不具合の伝播を制御するための融点を勘案の上選択された、任意の好適な材料でありうる。一実施形態では、緩衝層２０８は、基板２００よりもバンドギャップが高い材料で形成されうる。一実施形態では、緩衝層２０８は、結晶構造を有するＩＩＩ−Ｖ族半導体化合物である。様々な例において、緩衝層は、ＩｎＡｌＡｓ、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ、ＧａＡｓ、ＡｌＡｓ、又はＧａＳｂでありうるか、或いはそれを含みうる。緩衝層２０８は、非意図的にドープされているか、ドープされているか、高濃度にドープされたｐ−タイプ又はｎ−タイプであるか、半絶縁性であるか、或いはドープされていない可能性がある。緩衝層２０８は、約１０ｎｍから約１００ｎｍまで、例えば約２０ｎｍから約６０ｎｍまでの厚さを有しうる。ＩＩ−ＶＩ族半導体化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの二元化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの三元化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの四元化合物、或いはそれらの混合物又は組み合わせといった、他の材料も使用されうる。
絶縁体層又はバリア層２１０は、トランジスタチャネル内の電荷担体にバリアを提供するよう選択された、任意の好適な材料でありうる。一実施形態では、絶縁体層又はバリア層２１０は、結晶構造を有するＩＩＩ−Ｖ族半導体化合物でありうる。絶縁体層又はバリア層２１０は、ＡｌＡｓＳｂ、ＩｎＡｌＡｓ、ＡｌＧａＡｓ、ＩｎＰ、又はＩｎＡｌＳｂなどでありうるか、或いはそれを含みうる。ＩＩ−ＶＩ族半導体化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの二元化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの三元化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの四元化合物、或いはそれらの混合物又は組み合わせといった、他の材料も使用されうる。絶縁体層又はバリア層２１０は、選択的にエッチングされ、除去されることが可能な任意の好適な材料でありうることが、想定される。絶縁体層又はバリア層２１０は、約２ｎｍから約６０ｎｍまで、例えば約１０ｎｍから約３０ｎｍまでの厚さを有しうる。
チャネル層２１２は、ＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＧａＳｂ、ＩｎＰ、ＩｎＡｌＳｂ、又はＧａＳｂなどのような、ＩＩＩ−Ｖ族半導体化合物でありうる。一部の実施形態では、チャネル層２１２は、Ｇｅ又はＳｉＧｅでありうるか、或いはそれを含みうる。ＩＩ−ＶＩ族半導体化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの二元化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの三元化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの四元化合物、或いはそれらの混合物又は組み合わせといった、他の材料も使用されうる。チャネル層２１２は、約１ｎｍから約５０ｎｍまで、例えば約５ｎｍから約１５ｎｍまでの厚さを有しうる。
ブロック１１０に関連して下記でより詳細に述べるように、緩衝層２０８、絶縁体層又はバリア層２１０、及びチャネル層２１２は全てＩＩＩ−Ｖ族半導体化合物で形成されうるが、絶縁体層又はバリア層２１０が緩衝層２０８及びチャネル層２１２よりも著しく速いエッチング速度で選択的にエッチングされうるように、絶縁体層又はバリア層２１０は、エッチング剤に対して緩衝層２０８及びチャネル層２１２のエッチング耐性よりも著しく低いエッチング耐性を有するよう、選択される。様々な例において、絶縁体層又はバリア層２１０のチャネル層２１２に対するエッチング選択比は、約１００：１から約６０００：１まで、例えば約１０００：１から約３０００：１まででありうる。絶縁体層又はバリア層２１０の緩衝層２０８に対するエッチング選択比は、約１００：１から約６０００：１まで、例えば約１０００：１から約３０００：１まででありうる。
ある種の実施形態においては、基板２００と、緩衝層２０８のような続いて堆積される層との間の格子不整合を更に減少させるために、核形成層（図示せず）が緩衝層２０８と基板２００との間にオプションで形成されうる。核形成層は、ＧａＳｂ、ＧａＡｓ、ＧａＮ、ＡｌＮ、又はＡｌＧａＮなどのようなＩＩＩ−Ｖ族半導体化合物でありうる。
第１トレンチ２０４がＩＩＩ−Ｖ族半導体化合物の多重積層構造物２０６で充填された後、ブロック１０８において、第１誘電体層２０２内に第２トレンチ２１４が形成される。第２トレンチ２１４は、図２Ｄに示すように、第２トレンチ２１４の内部にチャネル層２１２及び絶縁体層又はバリア層２１０を部分的に露出させるに十分な厚さを有しうる。一実施形態では、第２トレンチ２１４は、絶縁体層又はバリア層２１０とチャネル層２１２のおおよその合計高さである、厚さ又は高さを有しうる。第２トレンチ２１４は、第１トレンチ２０４の方向に対して実質的に垂直な方向に、側方に延びうる。第２トレンチ２１４の形成は、硬性マスク層をパターニングすることと、硬性マスク層を使用して第１誘電体層２０２をエッチングし、第１誘電体側壁２０２ａ、２０２ｂ、２０２ｃ、２０２ｄをもたらすこととを含みうる。
ブロック１１０において、図２Ｅに示すように、第１及び第２のトレンチ２０４、２１４の内部に露出した絶縁体層又はバリア層２１０が除去される。絶縁体層又はバリア層２１０は、選択的エッチングプロセスの後にチャネル層２１２が実質的に損なわれずに残るように、選択的エッチングプロセスを使用して除去されうる。選択的エッチングプロセスは、用途に応じて湿式エッチング剤又はドライエッチング剤を使用しうる。いずれの場合においても、エッチング剤は、絶縁体層又はバリア層２１０に対して高エッチング速度を示すと同時に、チャネル層２１２に対しては、非常に低いか、又は０のエッチング速度を示すべきである。例えば、チャネル層２１２がＩｎＧａＡｓであり、絶縁体層又はバリア層２１０がＩｎＡｌＡｓである一例においては、ＨＣＩの水に対する比率が約３：１で構成されるエッチング剤が使用されうる。ＩｎＡｌＡｓのＩｎＧａＡｓに対するエッチング選択比は、ＨＣＩ対水が３：１であるエッチング剤を使用すると、非常に選択的になる（すなわち２０００：１を超える）ことが分かっている。選択的エッチングプロセスに使用されるエッチング剤は、除去される材料に応じて変わりうる。ＩＩＩ−Ｖ半導体材料を化学エッチングするための、より多くの選択的エッチングプロセスが、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ ａｎｄ Ｅｎｇｉｎｅｅｒｉｎｇ ２００１の第３１号、１〜４３８ページに発表された、Ｃｌａｗｓｏｎ，Ａ．Ｒ．氏等による“ＧＵＩＤＥ ＴＯ ＲＥＦＥＲＥＮＣＥＳ ＯＮ ＩＩＩ−Ｖ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＨＥＭＩＣＡＬ ＥＴＣＨＩＮＧ”に見出されうる。
図２Ｆに示すように、絶縁体層又はバリア層２１０は、チャネル層２１２と緩衝層２０８との間に空隙２１６を形成するために、構造物から完全に除去されうる。空隙２１６は、チャネル層２１２の厚さの約２倍の高さを有しうる。代替的には、絶縁体層又はバリア層２１０は部分的に除去されうる。すなわち、図２Ｅに示すように、第２トレンチ２１４の内部に存在する絶縁体材料又はバリア材料だけが除去される。いずれの場合においても、緩衝層２０８と実質的に平行関係にあるチャネル層２１２は、第１誘電体層２０２の側壁によって概して保持される。つまり、選択的エッチングプロセスが完了すると、チャネル層の両端部は、第１誘電体側壁２０２ａと２０２ｄ、及び２０２ｂと２０２ｃによってそれぞれ支持される。絶縁体層又はバリア層２１０の除去（部分的にせよ、完全にせよ）により、チャネル層２１２は、空隙２１６によって緩衝層２０８から実質的に（物理的にかつ／又は電気的に）分離される。その結果として、絶縁体層又はバリア層２１０内、或いは緩衝層２１０内で拡大するはずであった電流リーク経路は、絶縁体層又はバリア層２１０が除去されていることから、懸念されなくなる。緩衝層２０８とチャネル層２１２との間に作り出された空隙は、電子担体をチャネル層２１２内に閉じ込めることに役立つだけでなく、オフ状態でのリーク電流を最小化するか又は防ぎ、そのことが、トランジスタが完全にオフになる能力を向上させることになる。
ブロック１１２において、緩衝層２０８をチャネル層２１２から物理的及び電気的に分離させるために間隙２１６が作り出されると、図２Ｇに示すように、ゲート誘電体層２１８が、第２トレンチ２１４の内部に露出したチャネル層２１２の周囲全体に選択的に形成される。一実施形態では、チャネル層２１２の両端部の間の少なくとも一部分が、ゲート誘電体層２１８によって包み込まれる。具体的には、第２トレンチ２１４の内部に露出した、チャネル層２１２の上面、底面、及び２つの対向する側面が、ゲート誘電体層２１８によって覆われる。ゲート誘電体層２１８は、酸化物又は窒化物の、或いは下記に列挙する材料を使用する、単一の膜でありうる。代替的には、ゲート誘電体層２１８は、２つ以上の層を備える膜スタックであってよく、これらの層は、酸化物及び窒化物のような材料の任意の組み合わせ、又は、下記に列挙する材料の任意の組み合わせである可能性もある。一実施形態では、ゲート誘電体層２１８は、約３．９よりも大きな誘電値を有する、高誘電率誘電体材料でありうる。ゲート誘電体層２１８に適する材料は、酸化ハフニウム（ＨｆＯｘ）、酸化ハフニウムシリコン（ＨｆＳｉＯｘ）、酸窒化ハフニウムシリコン（ＨｆＳｉＯｘＮｙ）、酸化ハフニウムアルミニウム（ＨｆＡｌＯｘ）、酸化アルミニウム（Ａｌ２Ｏ３）、五酸化タンタル（Ｔａ２Ｏ５）、二酸化チタン（ＴｉＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、並びにこれらのアルミン酸塩及びケイ酸塩を含みうるが、それらに限定されるわけではない。ゲート誘電体層２１８は、それ以外の、チタンアルミニウム合金、タンタルアルミニウム合金、窒化チタン、窒化チタンシリコン、窒化チタンアルミニウム、窒化タンタル、窒化タンタルシリコン、窒化ハフニウム、窒化ハフニウムシリコン、窒化アルミニウム、又はこれらの組み合わせのような、好適な材料でもありうる。形成される層の材料に応じて、ゲート誘電体層２１８を形成するために、原子層堆積（ＡＬＤ）技法、湿式熱酸化プロセス又はドライ熱酸化プロセス、化学気相堆積（ＣＶＤ）技法、プラズマ化学気相堆積（ＰＥＣＶＤ）技法、物理的気相堆積（ＰＶＤ）技法、或いはこれらの組み合わせといった、好適なプロセスが使用されうる。ゲート誘電体層２１８は、ＭＯＳデバイスに適切なＰ−タイプ仕事関数又は適切なＮ−タイプ仕事関数を有しうる。
一部の実施形態では、チャネル層２１２の周囲全体にゲート誘電体層２１８が形成されると、間隙２１６及び第２トレンチ２１４は、図示しているように開いたままにされうるか、又は、構造物を一時的に保護するために犠牲誘電体材料で充填され、覆われうる。犠牲誘電体材料は、有機のものでも無機のものでもよく、その重要な要件は、下記で述べるような金属ゲート処理の容易さ、及び、その後に構造物（緩衝層２０８及びチャネル層２１２を含む）を損傷せずに除去することの容易さとの、親和性である。犠牲誘電体材料は、酸化物、酸化ケイ素、二酸化ケイ素、窒化ケイ素、又は、ポリイミド及びポリアリーレンエーテルのような有機ポリマー、及び、これらの組み合わせ又は同等物を含みうるが、それらだけに限定されるわけではない。代替的には、犠牲誘電体材料の利用は、間隙２１６が作り出された後に、ただしゲート誘電体層２１８の形成に先立って、実行されうる。
ブロック１１４において、図２Ｈに示すように、ゲート誘電体層２１８の露出面の少なくともいくらかの実質的に周囲全体に、金属ゲート２２０が形成される。具体的には、金属ゲート２２０は、第２トレンチ２１４の内部に露出したゲート誘電体層２１８の上面、底面、及び２つの対向する側面の周囲に、形成される。包み込み式（ｗｒａｐ−ａｒｏｕｎｄ）金属ゲート構造を利用するトランジスタデバイスでは、有利には、チャネル層２１２の所与のサイズ及び長さに合わせて接触面積が決まる。ゲート誘電体層２１８（ひいてはチャネル層２１２）を取り囲むことによって、金属ゲート２２０は特に、たとえ短チャネル効果を考慮しても、チャネル層２１２に対してより良好な制御を行い、かつ、トランジスタデバイスのオン状態及び／又はオフ状態をより良好に制御しうる。
金属ゲート２２０は、チャネル層２１２を横断し、ゲートスタック構造物のソース領域２２２とドレイン領域２２４とを画定する。その結果生じるソース領域２２２及びドレイン領域２２４は、チャネル層２１２の両側に形成される。ソース領域２２２及びドレイン領域２２４は、イオン注入プロセスを使用して、ｎ−タイプの不純物（Ｓｉなど）、又はｐ−タイプの不純物（Ｚｎ又はＭｇなど）でドープされうる。イオン注入プロセスは、金属ゲート２２０の形成後に、或いは、チャネル層２１２の堆積成長中又は堆積成長後に、実行されうる。アニール処理プロセスが、ソース領域及びドレイン領域２２２、２２４内のドーパントを活性化するために実行されうる。金属ゲート２２０は、金属ゲート２２０に印加される電圧を制御することによって、ソース領域２２２からドレイン領域２２４への電流の流れを可能にするか、又は遮断する。金属ゲート２２０は、半導体デバイスが処理されるのに適当な仕事関数を提供することに適する厚さを有しうる。例えば、金属ゲート２２０は、約１０オングストローム（A）から数百Aまでの、例えば約２０Aから約１００Aまでの厚さを有しうる。
様々な実施形態において、金属ゲート２２０は、金属、合金、金属窒化物、金属ケイ化物、又は金属酸化物を含みうる。一部の実施形態では、金属ゲート２２０は、チタン、チタンアルミニウム合金、タンタル、タンタルアルミニウム合金、窒化チタン、窒化チタンシリコン、窒化チタンアルミニウム、窒化タンタル、窒化タンタルシリコン、窒化ハフニウム、窒化ハフニウムシリコン、窒化アルミニウム、酸化アルミニウム、タングステン、プラチナ、アルミニウム、ルテニウム、モリブデン、その他の導電性材料、又はこれらの組み合わせを含有しうる。金属ゲート２２０は、必ずしも単一材料である必要はなく、本書に記載の材料を使用する薄膜の複合スタックを含む可能性もあることを、認識すべきである。一部の実施形態では、金属ゲート２２０の複合スタックは、多結晶シリコンを更に含みうる。形成される層の材料に応じて、金属ゲート２２０を形成するために、原子層堆積（ＡＬＤ）技法、化学気相堆積（ＣＶＤ）技法、プラズマ化学気相堆積（ＰＥＣＶＤ）技法、物理的気相堆積（ＰＶＤ）技法、或いはこれらの組み合わせといった、好適なプロセスが使用されうる。
金属ゲートの形成に先立って間隙２１６及び第２トレンチ２１４が犠牲誘電体材料で充填され、覆われている場合、硬性マスク層が犠牲誘電体材料上に堆積され、所望のトレンチパターンを犠牲誘電体材料へと移行させるために、フォトリソグラフィプロセス及びエッチングプロセスを使用してパターニングされうる。トレンチパターンは、ゲート誘電体層２１８の直径よりも幅が狭いものでありうる。その後、犠牲誘電体材料は、反応性イオンエッチング技法又は他の異方性エッチング技法のような任意の好適なプロセスを使用して、エッチングされ、取り除かれて、後続の金属ゲート２２０の処理のためにゲート誘電体層２１８が露出されうる。包み込み式金属ゲートが形成された後に、犠牲誘電体材料は除去されてよく、基板２００は、トランジスタ向けのゲートスタック構造物を完成させるのに必要な任意の追加構造物又は追加フィーチャを形成するために、必要に応じて更に処理されうる。
トランジスタデバイスの電流能力を増大させるために、一部の実施形態では、マルチチャネルゲートスタック構造物が用いられうる。図３は、本開示の実施形態による、例示的で単純化されたマルチチャネルゲートスタック構造物３０１の斜視図を示している。マルチチャネルゲート構造物３０１は、第１誘電体層３０２が上に形成されている基板３００を提供することによって、形成されうる。基板３００及び第１誘電体層３０２は、図１に関連して上述した、基板２００及び第１誘電体層２０２に使用されるものと同じ材料でありうる。第１トレンチ３０４は、上述したブロック１０４に類似した方法で、第１誘電体層３０２内に形成されうる。第１トレンチ３０４は、マルチチャネルゲートスタックのための所望の数のチャネル層を形成するのに十分な高さ又は厚さを有するべきである。
第１トレンチ３０４は次いで、上述したブロック１０６に類似した方法で、ＩＩＩ−Ｖ族半導体化合物の多重積層構造物で充填される。一実施形態では、ＩＩＩ−Ｖ族半導体化合物の多重積層構造物は、基板３００を覆って形成された少なくとも１つの緩衝層３０８と、所望の数のチャネル層が得られるまで緩衝層３０８上に交互に形成された、複数の絶縁体層又はバリア層と複数のチャネル層とを含みうる。一実施形態では、第１トレンチ３０４は、緩衝層３０８上に形成された第１の絶縁体層又はバリア層（図示せず）と、第１の絶縁体層又はバリア層の上に形成された第１チャネル層３１２と、第１チャネル層３１２の上に形成された第２の絶縁体層又はバリア層（図示せず）と、第２の絶縁体層又はバリア層の上に形成された第２チャネル層３１６と、第２チャネル層３１６の上に形成された第３の絶縁体層又はバリア層（図示せず）と、第３の絶縁体層又はバリア層の上に形成された第３チャネル層３２０とで、充填される。緩衝層３０８、第１第２及び第３の絶縁体層又はバリア層、並びに、第１第２及び第３のチャネル層３１２、３１６、３２０は、ブロック１０６に関連して上述したような任意の好適な堆積技法を使用して形成された、緩衝層２０８、絶縁体層又はバリア層２１０、及びチャネル層２１２と同じ材料でありうる。
ＩＩＩ−Ｖ族半導体化合物の多重積層構造物が第１トレンチ３０４の内部を充填すると、第１誘電体層３０２内に第２トレンチが形成されて、第２トレンチ３２２の内部に複数の絶縁体層又はバリア層、及び複数のチャネル層を部分的に露出させる。第２トレンチ３２２は、複数の絶縁体層又はバリア層とチャネル層のおおよその合計高さである、厚さ又は高さを有しうる。同様に、第２トレンチ３２２は、第１トレンチ３０４の方向に対して実質的に垂直な方向に、側方に延びうる。その後、図３に示すように、第１及び第２のトレンチ３０４、３２２の内部に露出した第１、第２及び第３の絶縁体層又はバリア層は全て除去される。代替的には、マルチチャネルゲートスタック構造物３０１から除去されるのは、第２トレンチ３０４の内部に露出した第１、第２及び第３の絶縁体層又はバリア層だけでありうる。いずれの場合においても、ブロック１１０に関連して上述したように、絶縁体層又はバリア層は、選択的エッチングプロセスの後に第１、第２及び第３のチャネル層３１２、３１６、３２０が実質的に損なわれずに残るように、選択的エッチングプロセスを使用して除去される。選択的エッチングプロセスが完了すると、第１、第２及び第３のチャネル層３１２、３１６、３２０は、ブロック１１０で述べたものと類似した方法で、第１誘電体層３０２によって互いに平行に保持される。第１、第２及び第３のチャネル層３１２、３１６、３２０は、空隙によって互いから隔てられてもいる。
マルチチャネルゲートスタック構造物３０１から全ての絶縁体層又はバリア層を除去することによって、チャネル層３１２、３１６、３２０の各々は、緩衝層３０８から物理的に分離される（すなわち緩衝層３０８と接触しない）。その結果として、絶縁体層又はバリア層内、或いは緩衝層３０８内で拡大するはずであった電流リーク経路は、絶縁体層又はバリア層が除去されていることから、懸念されなくなる。緩衝層２０８とチャネル層３１２、３１６、３２０の各々との間に作り出された空隙は、電子担体を各チャネル層３１２、３１６、３２０内に閉じ込めることに役立つだけでなく、オフ状態でのリーク電流を最小化するか又は防ぎ、そのことが、トランジスタが完全にオフになる能力を向上させることになる。
本開示の実施形態は、チャネル層を緩衝層から物理的に分離させることによって、ゲートスタック構造物向けの電流リーク制御の有効な方法を提供する。絶縁体層又はバリア層がチャネル層と緩衝層との間に形成され、チャネル層と緩衝層に物理的に接触している従来型のゲートスタック構造物とは対照的に、本開示は、ゲートスタック構造物から絶縁体層又はバリア層選択的に除去することを提案している。従って、チャネル層と緩衝層とは、絶縁体層又はバリア層の除去により作り出された空隙によって、互いから物理的に分離される。その結果として、絶縁体層又はバリア層内、或いは緩衝層内で拡大するはずであった電流リーク経路は、チャネル層と緩衝層との間に絶縁体層又はバリア層が提供されないことから、懸念されなくなる。緩衝層とチャネル層との間に作り出された空隙は、電子担体をチャネル層内に閉じ込めることに役立つだけでなく、オフ状態でのリーク電流を最小化するか又は防ぎ、そのことが、トランジスタが完全にオフになる能力を向上させることになる。
上記は本開示の実施形態を対象とするが、本開示の基本的な範囲から逸脱することなく、本開示の他の実施形態及び更なる実施形態が考案されうる。

Claims (15)

  1. 半導体デバイスの生産方法であって、
    基板の表面を露出させるために、前記基板上に形成された誘電体層内に第１トレンチを形成することと、
    前記第１トレンチの内部に多重積層構造物を形成することであって、
    前記基板の前記表面を覆って第１半導体化合物層を形成すること、
    前記第１半導体化合物層の上に第２半導体化合物層を形成すること、及び、
    前記第２半導体化合物層の上に第３半導体化合物層を形成することを含み、前記第２半導体化合物層はエッチング剤に対して、前記第１半導体化合物層及び前記第３半導体化合物層のエッチング耐性よりも低いエッチング耐性を有する、多重積層構造物を形成することと、
    少なくとも前記第２半導体化合物層及び前記第３半導体化合物層を部分的に露出させるために、前記誘電体層内に、前記第１トレンチの方向に対して垂直な方向に延びる第２トレンチを形成することと、
    前記第１半導体化合物層が空隙によって前記第３半導体化合物層から分離されるように、前記第２半導体化合物層を選択的に除去することとを含む、生産方法。
  2. 前記第１、第２及び第３半導体化合物層は、ＩＩＩ−Ｖ族半導体化合物、ＩＩ−ＶＩ族半導体化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの二元化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの三元化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの四元化合物、或いはこれらの混合物又は組み合わせで形成される、請求項１に記載の生産方法。
  3. 前記第１半導体化合物層は、ＩｎＡｌＡｓ、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ、ＧａＡｓ、ＡｌＡｓ、又はＧａＳｂを含む、請求項２に記載の生産方法。
  4. 前記第２半導体化合物層はＡｌＡｓＳｂ、ＩｎＡｌＡｓ、ＡｌＧａＡｓ、ＩｎＰ、又はＩｎＡｌＳｂを含み、前記第３半導体化合物層はＩｎＡｓ、ＩｎＧａＡｓ、ＩｎＧａＳｂ、ＩｎＰ、ＩｎＡｌＳｂ、又はＧａＳｂを含む、請求項２に記載の生産方法。
  5. 前記第３半導体化合物層はＩｎＧａＡｓであり、前記第２半導体化合物層はＩｎＡｌＡｓである、請求項２に記載の生産方法。
  6. 前記第２半導体化合物層を選択的に除去することは、前記第２トレンチの内部に露出した前記第２半導体化合物層のみを除去する、請求項１に記載の生産方法。
  7. 前記第２トレンチの内部に露出した前記第３半導体化合物層の周囲全体にゲート誘電体層を形成することと、
    前記ゲート誘電体層の露出面の少なくとも一部分の周囲全体に金属ゲートを形成することとを更に含む、請求項１に記載の生産方法。
  8. 半導体デバイスであって、
    基板の表面上に配置された第１誘電体区域であって、前記第１誘電体区域の上面から上方に延びた２つの対向する部分を有し、前記２つの対向する部分はその間に第１トレンチを画定している、第１誘電体区域と、
    前記基板の前記表面上に配置された第２誘電体区域であって、前記第２誘電体区域の上面から上方に延びた２つの対向する部分を有し、前記２つの対向する部分はその間に第２トレンチを画定している、第２誘電体区域と、
    前記第１誘電体区域と前記第２誘電体区域との間に前記基板の前記表面を覆って配置された、第１の半導体化合物層と、
    前記第１の半導体化合物層の上方に配置され、かつ、空隙によって前記第１の半導体化合物層から分離された第２の半導体化合物層であって、前記第２の半導体化合物層の両端部は、前記第１誘電体区域の前記２つの対向する部分と、前記第２誘電体区域の前記２つの対向する部分との間に支持されている、第２の半導体化合物層と、
    前記両端部の間の前記第２の半導体化合物層の露出面を包み込む、ゲート誘電体層と、
    前記ゲート誘電体層の少なくとも一部分の周囲全体に配置された、金属ゲートとを備える、半導体デバイス。
  9. 前記空隙は、前記第２の半導体化合物層の厚さの２倍の高さを有する、請求項８に記載の半導体デバイス。
  10. 前記第２の半導体化合物層の前記露出面は、前記第１トレンチ及び前記第２トレンチを通じて大気に曝露されている、請求項８に記載の半導体デバイス。
  11. 前記第１及び第２の半導体化合物層は、ＩＩＩ−Ｖ族半導体化合物、ＩＩ−ＶＩ族半導体化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの二元化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの三元化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの四元化合物、或いはこれらの混合物又は組み合わせで形成される、請求項８に記載の半導体デバイス。
  12. 前記第１の半導体化合物層はＩｎＡｌＡｓ、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ、ＧａＡｓ、ＡｌＡｓ、又はＧａＳｂを含み、前記第２の半導体化合物層はＩｎＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＩｎＧａＳｂ、又はＡｌＳｂを含む、請求項１１に記載の半導体デバイス。
  13. 半導体デバイスの生産方法であって、
    基板上に配置された誘電体層内に第１トレンチを形成して、前記第１トレンチの内部に前記基板の表面を露出させることと、
    前記第１トレンチの内部に、前記基板の前記表面を覆って第１半導体化合物層を形成することと、
    前記第１半導体化合物層の上に第２半導体化合物層を形成することと、
    前記第２半導体化合物層の上に第３半導体化合物層を形成することであって、前記第２半導体化合物層はエッチング剤に対して、前記第１半導体化合物層及び前記第３半導体化合物層のエッチング耐性よりも低いエッチング耐性を有する、第３半導体化合物層を形成することと、
    少なくとも前記第２半導体化合物層及び前記第３半導体化合物層を部分的に露出させるために、前記誘電体層内に、前記第１トレンチの方向に対して垂直な方向に延びる第２トレンチを形成することと、
    前記第１半導体化合物層が空隙によって前記第３半導体化合物層から分離されるように、前記第２半導体化合物層を選択的に除去することとを含み、
    前記第１、第２及び第３半導体化合物層は、ＩＩＩ−Ｖ族半導体化合物、ＩＩ−ＶＩ族半導体化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの二元化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの三元化合物、ＩＩ−ＶＩ族又はＩＩＩ−Ｖ族からの四元化合物、及びこれらの混合物又は組み合わせから成る群から選択される、
    生産方法。
  14. 前記第２トレンチの内部に露出した前記第３半導体化合物層の周囲全体にゲート誘電体層を形成することと、
    前記ゲート誘電体層の露出面の少なくとも一部分の周囲全体に金属ゲートを形成することとを更に含む、請求項１３に記載の生産方法。
  15. 前記第２半導体化合物層を選択的に除去することは、前記第２トレンチの内部に露出した前記第２半導体化合物層のみを除去する、請求項１３に記載の生産方法。
JP2016574889A 2014-06-24 2015-05-26 Ｉｉｉ−ｖチャネルを形成する方法 Active JP6621426B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/313,086 US9293523B2 (en) 2014-06-24 2014-06-24 Method of forming III-V channel
US14/313,086 2014-06-24
PCT/US2015/032452 WO2015199862A1 (en) 2014-06-24 2015-05-26 A method of forming iii-v channel

Publications (3)

Publication Number Publication Date
JP2017520123A JP2017520123A (ja) 2017-07-20
JP2017520123A5 JP2017520123A5 (ja) 2018-07-05
JP6621426B2 true JP6621426B2 (ja) 2019-12-18

Family

ID=54870403

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016574889A Active JP6621426B2 (ja) 2014-06-24 2015-05-26 Ｉｉｉ−ｖチャネルを形成する方法

Country Status (7)

Country Link
US (1) US9293523B2 (ja)
JP (1) JP6621426B2 (ja)
KR (1) KR20170026507A (ja)
CN (1) CN106463410B (ja)
SG (1) SG11201609713SA (ja)
TW (1) TWI592983B (ja)
WO (1) WO2015199862A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812323B2 (en) 2014-09-08 2017-11-07 Internaitonal Business Machines Corporation Low external resistance channels in III-V semiconductor devices
EP3021352B1 (en) * 2014-11-13 2020-10-07 IMEC vzw Method for reducing contact resistance in a transistor
CN104766802B (zh) * 2015-03-26 2019-05-03 深圳市华星光电技术有限公司 液晶显示面板、阵列基板及其薄膜晶体管的制造方法
US9620605B2 (en) 2015-05-15 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method
WO2017120102A1 (en) * 2016-01-05 2017-07-13 Applied Materials, Inc. Method for fabricating nanowires for horizontal gate all around devices for semiconductor applications
US10297704B2 (en) * 2016-03-15 2019-05-21 Teledyne Scientific & Imaging, Llc Low noise detectors for astronomy
WO2017189123A1 (en) * 2016-04-25 2017-11-02 Applied Materials, Inc. Horizontal gate all around device nanowire air gap spacer formation
TWI622171B (zh) * 2016-06-24 2018-04-21 財團法人國家實驗研究院 異質整合半導體裝置及其製造方法
US10504795B2 (en) * 2018-03-27 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for patterning a lanthanum containing layer
US10468532B1 (en) * 2018-05-07 2019-11-05 International Business Machines Corporation Nanosheet substrate isolation scheme by lattice matched wide bandgap semiconductor
US10756216B2 (en) * 2018-08-09 2020-08-25 International Business Machines Corporation Nanosheet mosfet with isolated source/drain epitaxy and close junction proximity
US11501999B2 (en) * 2018-09-28 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Cobalt fill for gate structures
SE543442C2 (en) 2019-02-01 2021-02-16 Ionautics Ab A method and apparatus for chemical vapor deposition and a Fin field-effect transistor
US11245022B2 (en) * 2019-05-24 2022-02-08 Applied Materials, Inc. Integrated dipole flow for transistor
US11315785B2 (en) 2019-09-17 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial blocking layer for multi-gate devices and fabrication methods thereof
CN114792701A (zh) * 2021-01-24 2022-07-26 张葳葳 一种主动驱动无机发光二极管显示和照明器件及其制作方法
CN113823992B (zh) * 2021-09-14 2022-11-11 苏州长瑞光电有限公司 半导体器件制造方法及半导体器件

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US8324660B2 (en) * 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
KR100713915B1 (ko) 2005-10-06 2007-05-07 주식회사 하이닉스반도체 돌기형 트랜지스터 및 그의 형성방법
FR2895835B1 (fr) * 2005-12-30 2008-05-09 Commissariat Energie Atomique Realisation sur une structure de canal a plusieurs branches d'une grille de transistor et de moyens pour isoler cette grille des regions de source et de drain
US7700461B2 (en) 2006-03-17 2010-04-20 Samsung Electronics Co., Ltd. Methods of laterally forming single crystalline thin film regions from seed layers
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR100958826B1 (ko) 2007-10-24 2010-05-24 재단법인서울대학교산학협력재단 금속유도 측면 결정화를 이용한 하부 게이트 구조를 갖는다결정 실리콘 박막 트랜지스터 및 그의 제조방법
US20090224291A1 (en) 2008-03-04 2009-09-10 Dsm Solutions, Inc. Method for self aligned sharp and shallow doping depth profiles
US7759142B1 (en) 2008-12-31 2010-07-20 Intel Corporation Quantum well MOSFET channels having uni-axial strain caused by metal source/drains, and conformal regrowth source/drains
US7902541B2 (en) * 2009-04-03 2011-03-08 International Business Machines Corporation Semiconductor nanowire with built-in stress
US9768305B2 (en) * 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
JP2011029503A (ja) * 2009-07-28 2011-02-10 Toshiba Corp 半導体装置
US8809987B2 (en) * 2010-07-06 2014-08-19 The Hong Kong University Of Science And Technology Normally-off III-nitride metal-2DEG tunnel junction field-effect transistors
WO2012005030A1 (ja) 2010-07-07 2012-01-12 シャープ株式会社 薄膜トランジスタ、その製造方法、および表示装置
CN102214596B (zh) 2011-05-26 2012-08-29 北京大学 一种以空气为侧墙的围栅硅纳米线晶体管的制备方法
US8445971B2 (en) 2011-09-20 2013-05-21 International Business Machines Corporation Field effect transistor device with raised active regions
US8637930B2 (en) 2011-10-13 2014-01-28 International Business Machines Company FinFET parasitic capacitance reduction using air gap
US8624326B2 (en) 2011-10-20 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8815712B2 (en) * 2011-12-28 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for epitaxial re-growth of semiconductor region
US9748338B2 (en) 2012-06-29 2017-08-29 Intel Corporation Preventing isolation leakage in III-V devices
US20140091279A1 (en) * 2012-09-28 2014-04-03 Jessica S. Kachian Non-planar semiconductor device having germanium-based active region with release etch-passivation surface
US9385198B2 (en) * 2013-03-12 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Heterostructures for semiconductor devices and methods of forming the same

Also Published As

Publication number Publication date
US20150372097A1 (en) 2015-12-24
TW201604929A (zh) 2016-02-01
CN106463410B (zh) 2020-11-27
US9293523B2 (en) 2016-03-22
SG11201609713SA (en) 2017-01-27
CN106463410A (zh) 2017-02-22
JP2017520123A (ja) 2017-07-20
WO2015199862A1 (en) 2015-12-30
TWI592983B (zh) 2017-07-21
KR20170026507A (ko) 2017-03-08

Similar Documents

Publication Publication Date Title
JP6621426B2 (ja) Ｉｉｉ−ｖチャネルを形成する方法
US11855090B2 (en) High performance MOSFETs having varying channel structures
US9214555B2 (en) Barrier layer for FinFET channels
US8624326B2 (en) FinFET device and method of manufacturing same
US10854506B2 (en) Semiconductor device and manufacturing method thereof
KR101401274B1 (ko) Ge 및/또는 III-V족 화합물 반도체를 이용한 FinFET 및 그 제조방법
US9847329B2 (en) Structure of fin feature and method of making same
US11043579B2 (en) Method for manufacturing semiconductor device
KR20130100658A (ko) ＬＤＤ 확장을 이용한 ＦｉｎＦＥＴ 설계
US20170062616A1 (en) Flat sti surface for gate oxide uniformity in fin fet devices
US9640660B2 (en) Asymmetrical FinFET structure and method of manufacturing same
US9543417B2 (en) High mobility devices and methods of forming same
WO2022183938A1 (en) Nanosheet metal-oxide semiconductor field effect transistor with asymmetric threshold voltage
US9515169B2 (en) FinFET and method of manufacturing same
US11848383B2 (en) Semiconductor device and method for fabricating the same
US11688625B2 (en) Method for manufacturing semiconductor device
US12057506B2 (en) Semiconductor device and manufacturing method thereof
US20230011006A1 (en) Semiconductor device and manufacturing method thereof

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180525

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190709

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191001

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191023

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191119

R150 Certificate of patent or registration of utility model

Ref document number: 6621426

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250