CN115799178A - 半导体结构的形成方法 - Google Patents

Abstract

一种半导体结构的形成方法，沟道叠层中的牺牲层包括两层第一牺牲层和夹于两层第一牺牲层之间的第二牺牲层，先对晶体管区的沟道叠层进行退火处理，提高相邻第一牺牲层和第二牺牲层的材料间扩散程度均一性，从而提高内凹槽的横向深度均一性；且第二牺牲层和第一牺牲层之间具有刻蚀选择比，在横向刻蚀第二牺牲层的过程中，第一牺牲层对沟道层起到保护作用，在初始内凹槽深度满足需求的同时，提高初始内凹槽露出的第二牺牲层和混合层的端部平整度；此外，第一牺牲层和沟道层的材料间扩散能力低于第一牺牲层和第二牺牲层的材料间扩散能力，在退火处理后，相邻第一牺牲层和沟道层之间的混合层厚度较小，提高内凹槽侧壁平整度，并减小对沟道层的损伤。

Description

半导体结构的形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。

为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管和叉型栅极(Forksheet)晶体管。

发明内容

本发明实施例解决的问题是提供一种半导体结构的形成方法，提高半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括晶体管区，所述基底上形成有覆盖所述基底的初始叠层结构，所述初始叠层结构用于形成位于所述晶体管区的叠层结构，所述初始叠层结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述牺牲层包括两层第一牺牲层和夹于两层所述第一牺牲层之间的第二牺牲层，所述第一牺牲层和沟道层的材料间扩散能力低于所述第一牺牲层和第二牺牲层的材料间扩散能力，且所述第二牺牲层和所述第一牺牲层之间具有刻蚀选择比；对所述晶体管区的所述沟道叠层进行退火处理；图形化所述初始叠层结构，形成位于所述晶体管区的基底上的叠层结构；在所述退火处理之后，在所述基底上形成栅极结构，所述栅极结构横跨所述叠层结构，并覆盖所述叠层结构的部分顶部和部分侧壁；在所述栅极结构两侧的叠层结构中形成源漏凹槽；沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述源漏凹槽露出的部分宽度的所述第二牺牲层，形成与所述源漏凹槽相连通的初始内凹槽，所述初始内凹槽位于相邻所述第一牺牲层之间；沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述源漏凹槽露出的部分宽度的所述第一牺牲层，使剩余所述第一牺牲层的端部与所述初始内凹槽露出的第二牺牲层端部相齐平，形成内凹槽，所述内凹槽位于相邻所述沟道层之间，或者，位于所述沟道层和基底之间；依次形成位于所述内凹槽中的内侧墙、以及位于所述源漏凹槽中的源漏掺杂层。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构的形成方法中，沟道叠层中的牺牲层包括两层第一牺牲层和夹于两层第一牺牲层之间的第二牺牲层，所述第一牺牲层和沟道层的材料间扩散能力低于所述第一牺牲层和第二牺牲层的材料间扩散能力，且所述第二牺牲层和所述第一牺牲层之间具有刻蚀选择比，一个或多个堆叠的沟道叠层中，相邻膜层在高温条件下容易在界面处发生材料间扩散，从而在相邻膜层的界面处形成混合层(mixed layer)，且受到沟道叠层中各膜层的生长工艺顺序的影响，承受更多热预算(thermal budget)的膜层所对应的混合层厚度越大，因此，通过对完成生长的沟道叠层进行退火处理，用于起到再扩散的效果，以提高相邻第一牺牲层和第二牺牲层的材料间扩散程度均一性，从而提高相邻第一牺牲层和第二牺牲层界面处的混合层的厚度均一性，相应在形成初始内凹槽的过程中，有利于提高横向刻蚀量的均一性，进而提高所述内凹槽的横向深度均一性；而且，所述第二牺牲层和第一牺牲层之间具有刻蚀选择比，且依次横向刻蚀所述源漏凹槽露出的部分宽度的第二牺牲层和第一牺牲层，因此，在横向刻蚀所述第二牺牲层的过程中，所述第一牺牲层能够对沟道层起到保护作用，这便于对所述第二牺牲层和第一牺牲层之间的混合层也进行横向刻蚀，从而能够通过控制刻蚀工艺，在所述初始内凹槽的横向深度满足工艺需求的同时，提高所述初始内凹槽露出的第二牺牲层和混合层的端部的平整度；此外，所述第一牺牲层和沟道层的材料间扩散能力低于所述第一牺牲层和第二牺牲层的材料间扩散能力，使材料间扩散主要发生在所述第一牺牲层和第二牺牲层的界面处，因此，相邻第一牺牲层和沟道层的界面处的混合层厚度较小，这使得在横向刻蚀所述源漏凹槽露出的部分宽度的第一牺牲层的过程中，相邻第一牺牲层和沟道层的界面处的混合层对刻蚀工艺的影响较小，能够在完成横向刻蚀的情况下，降低所述内凹槽侧壁出现U形形貌的概率(即提高所述内凹槽侧壁的平整度)，并减小对所述沟道层的损伤，同时，由于所述第二牺牲层和第一牺牲层之间具有刻蚀选择比，在此次横向刻蚀时，对初始凹槽的侧壁形貌的影响小，以确保所述内凹槽侧壁的平整度；综上，本发明实施例的牺牲层采用具有刻蚀选择比的第二牺牲层和第一牺牲层，且对晶体管区的沟道叠层进行退火处理，同时，通过依次横向刻蚀第二牺牲层和第一牺牲层的方式形成内凹槽，从而提高所述内凹槽的横向深度均一性、以及所述内凹槽的侧壁平整度，相应提高了内侧墙的横向尺寸的均一性，从而提高栅极-接触插塞之间电容的均一性，同时，有利于降低所述内凹槽露出的沟道层受损的概率，进而提高了半导体结构的性能。

附图说明

图1至图3是一种半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图4至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前半导体结构的性能仍有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。

图1至图3是一种半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图1，提供基底，包括衬底10以及凸立于所述衬底10上的鳍部11，所述鳍部11的顶部形成有叠层结构25，所述叠层结构25包括一个或多个堆叠的沟道叠层20，所述沟道叠层20包括牺牲层21和位于所述牺牲层21上的沟道层22，所述基底上形成横跨所述叠层结构25的伪栅结构30，所述伪栅结构30覆盖所述叠层结构25的部分顶部和部分侧壁。

参考图2，去除所述伪栅结构30两侧的叠层结构25，在所述伪栅结构30两侧的叠层结构25中形成源漏凹槽40。所述源漏凹槽40用于形成源漏掺杂层。

参考图3，沿垂直于所述栅极结构30侧壁的方向，横向刻蚀所述源漏凹槽40露出的部分宽度的所述牺牲层21，形成与所述源漏凹槽40相连通的内凹槽50，所述内凹槽50位于相邻所述沟道层21之间，或者，位于所述沟道层21和基底之间。所述内凹槽50用于形成内侧墙(inner spacer)。

为了在刻蚀所述牺牲层21的过程中，减小对沟道层22的损伤，所述牺牲层21和沟道层22之间通常具有刻蚀选择比，也就是说，刻蚀所述牺牲层21的工艺对所述牺牲层21的刻蚀速率较大，对所述沟道层22的刻蚀速率较低。

但是，经研究发现，在高温条件下，叠层结构25中的相邻牺牲层21和沟道层22容易发生材料间扩散，从而在相邻牺牲层21和沟道层22的界面处形成混合层(图未示)，且受到所述叠层结构25中各膜层的生长工艺顺序的影响，承受更多热预算的膜层所对应的混合层厚度越大。例如，所述牺牲层21和沟道层22采用外延工艺形成，外延工艺具有一定的工艺温度，在形成叠层结构25的过程中，已形成的膜层会受到后续膜层所对应外延工艺的影响，也就是说，越靠近基底顶部的膜层，承受的热预算更多，位于相邻牺牲层21和沟道层22之间的混合层的厚度相应越大。

所述混合层是由相邻牺牲层21和沟道层22在界面处发生材料间扩散而形成的，相应的，刻蚀所述牺牲层21的工艺对混合层的刻蚀速率，通常介于所述牺牲层21和沟道层22之间，且相比于所述牺牲层21，刻蚀所述牺牲层21的工艺对混合层的刻蚀速率更慢。在横向刻蚀所述源漏凹槽40露出的部分宽度的所述牺牲层21的过程中，也需刻蚀所述混合层，但受到刻蚀工艺对所述牺牲层21和混合层的刻蚀速率差异的影响，在形成所述内凹槽50后，容易导致所述内凹槽50的侧壁出现U形形貌(如图3所示)，即所述内凹槽50侧壁的平整度较低。其中，为了提高所述内凹槽50侧壁的平整度，可以通过增加刻蚀量的方式，对混合层进行刻蚀，但是，这相应容易导致对沟道层22造成损耗。

而且，混合层的厚度均一性较差，越靠近基底顶部的膜层，承受的热预算更多，位于相邻牺牲层21和沟道层22之间的混合层的厚度相应越大，在形成内凹槽50的过程中，对厚度越大的混合层的刻蚀难度也更大，从而导致内凹槽50的横向深度均一性较差，相应导致内侧墙的横向尺寸的均一性较差，进而降低栅极-接触插塞之间电容的均一性。例如，如图3所示，以所述叠层结构25包括两个堆叠的沟道叠层20为例，靠近基底的内凹槽50的横向深度d1小于远离基底的内凹槽50的横向深度d2。

因此，目前亟需提供一种新的形成方法，在提高所述内凹槽的横向深度均一性、以及所述内凹槽的侧壁平整度的同时，降低所述内凹槽露出的沟道层受损的概率。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括晶体管区，所述基底上形成有覆盖所述基底的初始叠层结构，所述初始叠层结构用于形成位于所述晶体管区的叠层结构，所述初始叠层结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述牺牲层包括两层第一牺牲层和夹于两层所述第一牺牲层之间的第二牺牲层，所述第一牺牲层和沟道层的材料间扩散能力低于所述第一牺牲层和第二牺牲层的材料间扩散能力，且所述第二牺牲层和所述第一牺牲层之间具有刻蚀选择比；对所述晶体管区的所述沟道叠层进行退火处理；图形化所述初始叠层结构，形成位于所述晶体管区的基底上的叠层结构；在所述退火处理之后，在所述基底上形成栅极结构，所述栅极结构横跨所述叠层结构，并覆盖所述叠层结构的部分顶部和部分侧壁；在所述栅极结构两侧的叠层结构中形成源漏凹槽；沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述源漏凹槽露出的部分宽度的所述第二牺牲层，形成与所述源漏凹槽相连通的初始内凹槽，所述初始内凹槽位于相邻所述第一牺牲层之间；沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述源漏凹槽露出的部分宽度的所述第一牺牲层，使剩余所述第一牺牲层的端部与所述初始内凹槽露出的第二牺牲层端部相齐平，形成内凹槽，所述内凹槽位于相邻所述沟道层之间，或者，位于所述沟道层和基底之间；依次形成位于所述内凹槽中的内侧墙、以及位于所述源漏凹槽中的源漏掺杂层。

沟道叠层中的相邻膜层在高温条件下容易在界面处发生材料间扩散，从而在相邻膜层的界面处形成混合层，且受到沟道叠层中各膜层的生长工艺顺序的影响，承受更多热预算的膜层所对应的混合层厚度越大，因此，通过先进行退火处理，用于起到再扩散的效果，以提高相邻第一牺牲层和第二牺牲层的材料间扩散程度均一性，从而提高相邻第一牺牲层和第二牺牲层界面处的混合层的厚度均一性，相应在形成初始内凹槽的过程中，有利于提高横向刻蚀量的均一性，进而提高所述内凹槽的横向深度均一性；而且，所述第二牺牲层和第一牺牲层之间具有刻蚀选择比，因此，在横向刻蚀所述第二牺牲层的过程中，所述第一牺牲层能够对沟道层起到保护作用，这便于对所述第二牺牲层和第一牺牲层之间的混合层也进行横向刻蚀，从而能够通过控制刻蚀工艺，在所述初始内凹槽的横向深度满足工艺需求的同时，提高所述初始内凹槽露出的第二牺牲层和混合层的端部的平整度；此外，所述第一牺牲层和沟道层的材料间扩散能力低于所述第一牺牲层和第二牺牲层的材料间扩散能力，使材料间扩散主要发生在所述第一牺牲层和第二牺牲层的界面处，因此，相邻第一牺牲层和沟道层的界面处的混合层厚度较小，这使得在横向刻蚀所述第一牺牲层的过程中，相邻第一牺牲层和沟道层之间的混合层对刻蚀工艺的影响较小，能够在横向刻蚀所述第一牺牲层、以及位于相邻第一牺牲层和沟道层之间的混合层的情况下，提高所述内凹槽侧壁的平整度，并减小对所述沟道层的损伤，同时，由于所述第二牺牲层和第一牺牲层之间具有刻蚀选择比，在此次横向刻蚀时，对初始凹槽的侧壁形貌的影响小，以确保所述内凹槽侧壁的平整度；综上，本发明实施例能够同时提高所述内凹槽的横向深度均一性、以及所述内凹槽的侧壁平整度，相应提高了内侧墙的横向尺寸的均一性，从而提高栅极-接触插塞之间电容的均一性，同时，有利于降低所述内凹槽露出的沟道层受损的概率，从而提高半导体结构的性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

结合参考图4和图5，图4是俯视图，图5是图4沿AA1割线的剖视图，提供基底(未标示)，包括晶体管区100C，所述基底上形成有覆盖所述基底的初始叠层结构205，所述初始叠层结构205用于形成位于所述晶体管区100C的叠层结构，所述初始叠层结构205包括一个或多个堆叠的沟道叠层230，所述沟道叠层230包括牺牲层210和位于所述牺牲层210上的沟道层220，所述牺牲层210包括两层第一牺牲层211和夹于两层所述第一牺牲层211之间的第二牺牲层212，所述第一牺牲层211和沟道层220的材料间扩散能力低于所述第一牺牲层211和第二牺牲层212的材料间扩散能力，且所述第二牺牲层212和所述第一牺牲层211之间具有刻蚀选择比。

所述基底用于为半导体结构的形成提供工艺平台。本实施例中，所述半导体结构为全包围栅极(Gate-all-around，GAA)晶体管。在其他实施例中，所述半导体结构也可以为叉型栅极(Forksheet)晶体管。

本实施例中，所述基底包括衬底100以及覆盖所述衬底100的鳍部材料层115。所述鳍部材料层115用于形成凸立于所述衬底100上的鳍部。在其他实施例中，所述基底还可以为平面型衬底。

本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。

本实施例中，所述鳍部材料层115与所述衬底300的材料相同，所述鳍部材料层115的材料为硅。

本实施例中，所述基底包括晶体管区100C，后续图形化所述初始叠层结构205的过程中，保留位于所述晶体管区100C的初始叠层结构205，从而形成条形的叠层结构。具体地，所述初始叠层结构205覆盖鳍部材料层115。

所述初始叠层结构205包括一个或多个堆叠的沟道叠层230，每一个所述沟道叠层230包括牺牲层210和位于所述牺牲层210上的沟道层220。其中，所述沟道叠层230的堆叠方向垂直于衬底100表面。

所述沟道叠层230为后续形成悬空间隔设置的沟道层220提供工艺基础。

具体地，所述牺牲层210用于支撑所述沟道层220，从而后续去除所述牺牲层210后，能够实现所述沟道层220的间隔悬空设置，所述牺牲层210还用于为后续形成器件栅极结构占据空间。

所述沟道层220用于提供晶体管的导电沟道。所述沟道层220的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料。所述沟道层220的材料根据晶体管的沟道导电类型和性能需求而定。

相应的，根据所述沟道层220的材料，所述牺牲层210选取与所述沟道层220之间具有刻蚀选择比的材料，且所述牺牲层210的材料满足：能够交替形成牺牲层210和沟道层220。例如，能够在牺牲层210表面外延生长沟道层220，且能够在沟道层220表面外延生长牺牲层210。

本实施例中，所述牺牲层210包括两层第一牺牲层211和夹于两层所述第一牺牲层211之间的第二牺牲层212，所述第一牺牲层211和沟道层220的材料间扩散能力低于所述第一牺牲层211和第二牺牲层212的材料间扩散能力，且所述第二牺牲层212和所述第一牺牲层211之间具有刻蚀选择比。

其中，沟道叠层230中的相邻膜层在高温条件下容易在界面处发生材料间扩散，从而在相邻膜层的界面处形成混合层，例如，在相邻沟道层220和第一牺牲层211的界面处、以及相邻第二牺牲层212和第一牺牲层211的界面处分别形成混合层。因此，通过使所述第一牺牲层211和沟道层220的材料间扩散能力低于所述第一牺牲层211和第二牺牲层212的材料间扩散能力，使材料间扩散主要发生在所述第一牺牲层211和第二牺牲层212的界面处，相邻第一牺牲层211和沟道层220之间的混合层的厚度较小，这使得后续横向刻蚀第一牺牲层211的过程中，相邻第一牺牲层211和沟道层220之间的混合层对刻蚀工艺的影响较小，从而能够在完成横向刻蚀的情况下，降低内凹槽侧壁出现U形形貌的概率(即提高内凹槽侧壁的平整度)，并减小对所述沟道层220的损伤。

而且，所述第二牺牲层212和第一牺牲层211之间具有刻蚀选择比，以便后续能够在不同刻蚀步骤中，依次刻蚀所述第二牺牲层212和第一牺牲层211。

需要说明的是，为了便于图示，本实施例未示意出相邻第一牺牲层211和沟道层220之间的混合层、以及相邻沟道层220和第一牺牲层211之间的混合层。

本实施例中，所述第一牺牲层211的材料包括锗化硅或Ⅲ-Ⅴ族半导体材料，所述第二牺牲层212的材料包括锗、锗化硅或Ⅲ-Ⅴ族半导体材料。其中，根据所述第一牺牲层211和第二牺牲层212需满足的条件、以及所述沟道层220的材料，合理选取所述第一牺牲层211和第二牺牲层212的材料。

作为一种示例，所述沟道层220的材料为硅，则所述第一牺牲层211的材料包括Si_1-xGe_x，所述第二牺牲层212的材料包括Si_1-yGe_y，其中，x＜y。也就是说，所述第一牺牲层211中的Ge(锗)浓度低于所述第二牺牲层212中的Ge浓度。

在锗化硅中，锗浓度越高，其被刻蚀速率越快，因此，通过使所述第二牺牲层212中的锗浓度较高，从而提高后续刻蚀所述第二牺牲层212的刻蚀速率，并减小对所述第一牺牲层211的损伤，进而使所述第二牺牲层212和所述第一牺牲层211之间具有刻蚀选择比。

而且，锗化硅和硅的刻蚀选择比较高，锗和硅的刻蚀选择比也较高，通过使所述第一牺牲层211的材料选用Si_1-xGe_x，所述第二牺牲层212的材料选用Si_1-yGe_y，能够有效降低刻蚀所述牺牲层210的工艺对所述沟道层220的影响，从而有利于确保所述沟道层220的质量。

在所述第二牺牲层212的材料中，锗浓度不宜过小，即y值不宜过小。如果锗浓度过小，即y值过小，则所述第二牺牲层212的耐刻蚀度过大，所述第二牺牲层212不易被刻蚀，从而容易导致在刻蚀第二牺牲层212的过程中，对所述第一牺牲层211造成损伤，进而难以在不同步骤中依次刻蚀第二牺牲层212和第二牺牲层212，也导致所述第一牺牲层211对沟道层220的保护效果变差。为此，本实施例中，所述第二牺牲层212中的锗浓度为40％至100％，也就是说，在所述第二牺牲层212的材料Si_1-yGe_y中，y的值为0.4至1。

所述第一牺牲层211中的锗浓度不宜过低，也不宜过高，即x值不宜过小，也不宜过大。如果所述第一牺牲层211中的锗浓度过低，即x值过小，则所述第一牺牲层211和沟道层220之间难以获得较高的刻蚀选择比，在后续刻蚀所述第一牺牲层211的过程中，容易对所述沟道层220造成损伤；如果所述第一牺牲层211中的锗浓度过高，即x值过大，则容易导致所述第一牺牲层211和沟道层220的材料间扩散能力过大，从而导致相邻第一牺牲层211和沟道层220之间的混合层的厚度过大，相应的，后续刻蚀第一牺牲层211时，相邻第一牺牲层211和沟道层220之间的混合层对刻蚀工艺的影响较大，在完成第二次横向刻蚀后，容易降低内凹槽侧壁的平整度，并增大对所述沟道层220造成损伤的概率，而且，还容易导致所述第二牺牲层212和第一牺牲层211之间的刻蚀选择比无法满足工艺需求。为此，本实施例中，所述第一牺牲层211中的锗浓度为10％至20％，也就是说，在所述第一牺牲层211的材料Si_1-xGe_x中，x的值为0.1至0.2。

本实施例中，所述沟道层220的材料为硅，所述第一牺牲层211中的锗浓度为10％至20％，所述第二牺牲层212中的锗浓度为40％至100％，因此，所述沟道层220和第一牺牲层211之间的锗浓度差异，小于所述第一牺牲层211和第二牺牲层212之间的锗浓度差异，从而使得所述第一牺牲层211和沟道层220的材料间扩散能力低于所述第一牺牲层211和第二牺牲层212的材料间扩散能力。

在所述牺牲层210中，单层第一牺牲层211的厚度不宜过小，也不宜过大。如果所述第一牺牲层211的厚度过小，则在后续横向刻蚀第二牺牲层212以形成初始内凹槽的过程中，容易导致所述第一牺牲层211对沟道层220的保护效果变差，从而增大初始内凹槽暴露沟道层220的底面或顶面的概率，进而增大沟道层220受损的概率；如果所述第一牺牲层211的厚度过大，则相应导致横向刻蚀所述第一牺牲层211的难度变大，这相应容易增大所述沟道层220在横向刻蚀所述第一牺牲层211的过程中受损的概率。为此，本实施例中，所述第一牺牲层211的厚度为

至

在所述牺牲层210中，所述第二牺牲层212的厚度不宜过小，也不宜过大。如果所述第二牺牲层212的厚度过小，后续横向刻蚀第二牺牲层212时，容易导致所形成初始内凹槽的横向深度与纵向高度的比值过大，这相应增大了横向刻蚀第二牺牲层212的难度，而且，所述牺牲层210的总厚度通常为定值，这相应还导致所述第一牺牲层211的厚度过大，从而容易导致横向刻蚀所述第一牺牲层211的难度变大，进而增大所述沟道层220在横向刻蚀所述第一牺牲层211的过程中受损的概率；如果所述第二牺牲层212的厚度过大，则相应导致所述第一牺牲层211的厚度过小，从而导致所述第一牺牲层211对沟道层220的保护效果变差。为此，本实施例中，所述第二牺牲层212的厚度为

至

在另一些实施例中，根据沟道层的材料，所述第一牺牲层和第二牺牲层还可以选用其他材料，例如：当沟道层的材料为锗化硅时，第一牺牲层的材料为硅，第二牺牲层的材料为Ⅲ-Ⅴ族半导体材料。

需要说明的是，所述基底可以包括用于形成不同器件类型的器件区(例如，用于形成NMOS晶体管的NMOS区和用于形成PMOS晶体管的PMOS区)，因此，根据各器件区中的器件类型，相对应的沟道叠层中各膜层的材料设置也可以不相同。

本实施例中，以所述初始叠层结构205包括三个堆叠的沟道叠层230为例进行说明。在其他实施例中，沟道叠层还可以为其他数量。

本实施例中，采用外延生长工艺，形成所述牺牲层210和所述沟道层220，也就是说，采用外延生长工艺，交替生长所述牺牲层210和所述沟道层220。

外延生长工艺能够较好地控制工艺参数，工艺可控性较高，易于获得较精准的膜层厚度尺寸；而且，外延生长工艺易于形成杂质较少的膜层，使得所述沟道叠层230的膜层质量较高；此外，所述沟道层220的材料为硅，所述第一牺牲层211和所述第二牺牲层212的材料均为锗化硅，通过上述材料设置，能够采用外延生长工艺，交替生长所述牺牲层210和所述沟道层220，便于在同一工序中形成所述初始叠层结构205。

需要说明的是，外延工艺具有一定的工艺温度，而沟道叠层230中的相邻膜层在高温条件下容易发生材料间扩散，从而在相邻膜层的界面处形成混合层，且受到沟道叠层中各膜层的生长工艺顺序的影响，承受更多热预算的膜层所对应的混合层的厚度越大。其中，所述初始叠层结构205中的各层膜层依次堆叠形成，在形成初始叠层结构205的过程中，已形成的膜层会受到后续膜层所对应外延工艺的影响，也就是说，越靠近基底顶部的膜层，受到外延工艺中高温条件的影响越大，承受更多热预算，相应的，越靠近基底顶部的相邻第一牺牲层211和第二牺牲层212界面处的混合层的厚度越大。

本实施例中，所述提供基底的步骤中，所述初始叠层结构205的顶部还形成有硬掩膜材料层245。

后续图形化所述硬掩膜材料层245，以形成硬掩膜层，所述硬掩膜层用于作为图形化所述初始叠层结构205的掩膜。

所述硬掩膜材料层245的材料可以为氮化硅(SiN)、氧化硅(SiO₂)、氮氧化硅(SiON)、碳氧化硅(SiOC)、无定形碳(a-C)、碳氮氧化硅(SiOCN)或者它们的叠层。本实施例中，所述硬掩膜材料层245的材料为氮化硅。

参考图6，对所述晶体管区100C(如图4所示)的所述沟道叠层230进行退火处理235。

由前述记载可知，沟道叠层230中的相邻膜层在高温条件下容易发生材料间扩散，从而在相邻膜层的界面处形成混合层，且受到沟道叠层中各膜层的生长工艺顺序的影响，承受更多热预算的膜层所对应的混合层的厚度越大，因此，通过先对晶体管区100C的沟道叠层230进行退火处理235，用于起到材料再扩散的效果，以提高相邻第一牺牲层211和第二牺牲层212的材料间扩散程度均一性，从而提高相邻第一牺牲层211和第二牺牲层212界面处的混合层的厚度均一性。后续沿垂直于栅极结构侧壁的方向，横向刻蚀源漏凹槽露出的部分宽度的第二牺牲层212，形成与所述源漏凹槽相连通的初始内凹槽，并横向刻蚀所述源漏凹槽露出的部分宽度的第一牺牲层211，使剩余第一牺牲层211的端部与所述初始内凹槽露出的第二牺牲层212端部相齐平，形成内凹槽，相应的，提高相邻第一牺牲层211和第二牺牲层212界面处的混合层的厚度均一性，有利于提高横向刻蚀量的均一性，从而提高所述初始内凹槽的横向深度均一性，进而提高内凹槽的横向深度均一性。

需要说明的是，在固定的退火温度下，相邻膜层在界面处的材料间扩散程度会达到饱和，从而实现了提高扩散程度均一性的效果。

还需要说明的是，通过先进行退火处理235，提高相邻膜层界面处的混合层的厚度均一性，即使后续还具有其它在高温条件下进行的工艺制程，沟道叠层230中各膜层受到高温条件的影响通常相同，因此，仍能确保混合层的厚度均一性。

本实施例中，在形成所述初始叠层结构205之后，在图形化所述初始叠层结构205之前，进行所述退火处理205。

相应的，作为一种示例，对整个所述初始叠层结构205进行退火处理205。

通过在图形化所述初始叠层结构205之前，进行所述退火处理205，有利于提高退火效率。

具体地，在形成所述硬掩膜材料层245后，在图形化所述硬掩膜材料层245之前，进行所述退火处理205。

在所述退火处理205的过程中，所述硬掩膜材料层245对所述初始叠层结构205的顶部起到保护作用，尤其是，所述硬掩膜材料层245的致密度通常较高，从而有利于减小退火处理205对所述初始叠层结构205产生损伤的概率，同时，也有利于提高选取退火处理205所采用气体的灵活性。

本实施例中，在含氮气体的氛围下，进行所述退火处理205。

通过选用含氮气体，从而进一步降低退火处理205所采用气体对沟道叠层230的影响(例如，避免所述沟道叠层230在退火处理205过程中被氧化)，进而减小对后续制程的影响，并有利于确保所述沟道层220的性能。

具体地，所述含氮气体包括N₂、N₂O和NH₃中的一种或多种，从而提高含氮气体的工艺兼容性。作为一种示例，所述含氮气体为N₂。

需要说明的是，所述退火处理的工艺温度不宜过低，也不宜过高。所述退火处理的工艺温度用于提供材料间扩散的动能，如果工艺温度过低，则容易导致相邻第一牺牲层211和第二牺牲层212的材料间扩散程度均一性较差，从而不利于提高相邻第一牺牲层211和第二牺牲层212界面处的混合层的厚度均一性；如果工艺温度过高，则容易破坏所述沟道叠层230中各膜层的晶格，从而对后续制程以及所述沟道层220的性能造成不良影响，此外，工艺温度过高，还容易导致材料间扩散程度过大，从而导致混合层厚度过大，这不仅也会对后续制程产生不良影响，且还会影响所述沟道层220的有效厚度，从而影响半导体结构的性能。为此，本实施例中，所述退火处理的工艺温度为500摄氏度至800摄氏度。例如，所述退火处理的工艺温度为550摄氏度、600摄氏度、700摄氏度或750摄氏度。

还需要说明的是，所述退火处理的工艺时间不宜过短，也不宜过长。如果工艺时间过短，则不足以提供足够的时间，使相邻第一牺牲层211和第二牺牲层212的材料间扩散程度接近相同，从而不利于提高相邻第一牺牲层211和第二牺牲层212之间的混合层的厚度均一性；如果工艺时间过长，则在材料间扩散程度达到饱和的情况下，反而造成工艺时间和工艺成本的浪费。为此，本实施例中，所述退火处理的工艺时间为0.5小时至5小时。例如，所述退火处理的工艺时间为1小时、2小时、2.5小时或3小时。

结合参考图7和图8，图7是俯视图，图8是图7沿AA1割线的剖视图，图形化所述初始叠层结构205(如图6所示)，形成位于所述晶体管区100C(如图4所示)基底上的叠层结构200(如图8所示)。

通过形成叠层结构200，为后续形成栅极结构以及源漏掺杂层做准备，从而定义晶体管的形成位置。

本实施例中，对所述晶体管区100C进行退火处理235(如图6所示)之后，图形化所述初始叠层结构205之前，还包括：图形化所述硬掩膜材料层245(如图6所示)，形成硬掩膜层240。

所述硬掩膜层240用于作为刻蚀所述初始叠层结构205的掩膜。

本实施例中，所述硬掩膜层240还用于在后续形成隔离层的过程中，定义平坦化工艺的停止位置，并起到保护叠层结构200顶部的作用。

具体地，可以根据工艺需求，采用单次光刻和刻蚀工艺、自对准双重图形化(self-aligned double patterning，SADP)工艺、自对准四重图形化(Self-aligned QuadruplePatterning，SAQP)工艺，或者，二次光刻和刻蚀工艺(Litho-Eth-Litho-Etch，LELE)等方式，图形化所述硬掩膜材料层245。

相应的，以所述硬掩膜层240为掩膜，图形化所述初始叠层结构205。

本实施例中，采用各向异性的刻蚀工艺(例如，各向异性的干法刻蚀工艺)，刻蚀所述硬掩膜层240露出的初始叠层结构205，从而提高叠层结构200的形貌质量和尺寸精度。

需要说明的是，所述初始叠层结构205覆盖所述鳍部材料层115，因此，图形化所述初始叠层结构后，还包括：图形化所述鳍部材料层115，形成凸立于所述衬底100上的鳍部110。

还需要说明的是，本实施例是在图形化所述初始叠层结构205之前，进行退火处理235。在其他实施例中，也可以在形成叠层结构后，形成栅极结构之前，进行退火处理。

结合参考图9，在所述退火处理235之后，还包括：在所述叠层结构200侧部的基底中形成隔离层101，所述隔离层101露出所述叠层结构200。

所述隔离层101用于实现不同晶体管之间的电隔离。具体地，所述隔离层101为浅沟槽隔离结构。

所述隔离层101的材料为绝缘材料。作为一种示例，所述隔离层101的材料为氧化硅。氧化硅具有较好的绝缘性，且氧化硅产生的应力也较小，有利于提高工艺可靠性。在其他实施例中，所述隔离层的材料还可以为氮氧化硅等适用的绝缘材料。

本实施例中，在所述叠层结构200侧部的基底中形成隔离层101的步骤包括：在所述鳍部110侧部的衬底100上形成隔离层101，所述隔离层101环绕覆盖所述鳍部110的侧壁。

本实施例中，以前述进行的退火处理235为第一退火处理235，形成所述隔离层101的过程包括第二退火处理。

具体地，形成隔离层101的步骤包括：在所述鳍部110侧部的所述衬底100上形成初始隔离层，所述初始隔离层覆盖所述硬掩膜层240顶部；以所述硬掩膜层240的顶部作为停止位置，对所述初始隔离层进行平坦化处理；对平坦化处理后的剩余所述初始隔离层进行第二退火处理；在所述第二退火处理后，回刻蚀部分厚度的初始隔离层，露出所述叠层结构200，覆盖所述鳍部110侧壁的剩余初始隔离层作为隔离层101。

其中，通过第二退火处理，以提高所述初始隔离层的致密度，相应提高隔离层的致密度。

作为一种示例，在所述第一退火处理后，回刻蚀部分厚度的初始隔离层之前，还包括：去除所述硬掩膜层240。在另一些实施例中，根据工艺需求，也可以在回刻蚀部分厚度的初始隔离层之后，去除所述硬掩膜层。

需要说明的是，在其他实施例中，也可以在对所述初始隔离层进行平坦化处理之前，对所述初始隔离层进行第二退火处理。

还需要说明的是，在其他实施例中，也可以在形成所述隔离层的退火步骤中，对所述晶体管区的所述沟道叠层进行退火处理。也就是说，所述第一退火处理和第二退火处理为同一步骤。

利用隔离层制程中的退火步骤来对沟道叠层进行退火处理，能够节省工艺步骤，从而降低工艺成本、提高工艺效率。

相应的，在形成隔离层的过程中，可以合理设定退火温度，以满足隔离层致密度的要求、以及对沟道叠层的处理效果要求。

参考图10，在所述退火处理235之后，在所述基底上形成栅极结构300，所述栅极结构300横跨所述叠层结构200，并覆盖所述叠层结构200的部分顶部和部分侧壁。

具体地，所述栅极结构300为伪栅结构，用于为后续形成器件栅极结构占据空间位置。

本实施例中，所述栅极结构300包括伪栅层。所述伪栅层的材料包括多晶硅、无定形硅或无定形碳。

需要说明的是，所述栅极结构300还可以包括位于伪栅层和叠层结构200之间的栅氧化层。作为一种示例，栅氧化层的材料为氧化硅。

本实施例中，所述形成方法还包括：在所述栅极结构300的侧壁形成栅极侧墙330。所述栅极侧墙330用于保护所述栅极结构300侧壁以及后续形成的器件栅极结构的侧壁，还用于定义源漏掺杂层的形成位置。

所述栅极侧墙330可以为单层结构或叠层结构，所述栅极侧墙330的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。

参考图11，在所述栅极结构300两侧的叠层结构200中形成源漏凹槽340。

所述源漏凹槽340用于为后续形成源漏掺杂层提供空间位置，还用于为后续横向刻蚀第二牺牲层212和第二牺牲层211，以形成内凹槽提供工艺操作基础。

本实施例中，所述源漏凹槽34的底部暴露出所述鳍部110。

作为一种示例，采用各向异性的刻蚀工艺(例如，干法刻蚀工艺)，刻蚀所述栅极结构300两侧的叠层结构200，形成所述源漏凹槽340。

相应的，形成所述源漏凹槽340后，所述源漏凹槽340的侧壁露出牺牲层210，从而为后续进行横向刻蚀做准备。

参考图12，沿垂直于所述栅极结构300侧壁的方向，横向刻蚀所述源漏凹槽340露出的部分宽度的所述第二牺牲层212，形成与所述源漏凹槽340相连通的初始内凹槽350，所述初始内凹槽350位于相邻所述第一牺牲层211之间。

先横向刻蚀部分宽度的所述第二牺牲层212，形成初始内凹槽350，以便于提高所述初始内凹槽350露出的第二牺牲层212的端部平整度、以及位于相邻第二牺牲层212和第一牺牲层211之间的混合层的端部平整度，并为后续横向刻蚀部分宽度的第一牺牲层211做准备。

其中，所述第二牺牲层212和第一牺牲层211之间具有刻蚀选择比，且先横向刻蚀所述源漏凹槽340露出的部分宽度的第二牺牲层212，后续再横向刻蚀部分宽度的第一牺牲层211，因此，在横向刻蚀所述第二牺牲层212的过程中，所述第一牺牲层211能够对沟道层220起到保护作用，这便于对所述第二牺牲层212和第一牺牲层211之间的混合层也进行横向刻蚀，从而能够通过控制刻蚀工艺，在所述初始内凹槽350的横向深度满足工艺需求的同时，提高所述初始内凹槽350露出的第二牺牲层212和混合层的端部的平整度。此处的横向指的是：沿垂直于所述栅极结构300侧壁的方向。

而且，通过前述的退火处理235，有利于提高相邻第二牺牲层212和第一牺牲层211的材料间扩散程度均一性，从而提高相邻第二牺牲层212和第一牺牲层211之间的混合层的厚度均一性，这相应提高了第二牺牲层212的厚度均一性，因此，在形成初始内凹槽350的过程中，有利于提高横向刻蚀量的均一性，进而提高所述初始内凹槽350的横向深度均一性。

本实施例中，采用各向同性的刻蚀工艺(例如，湿法刻蚀工艺)，横向刻蚀所述源漏凹槽340露出的部分宽度的所述第二牺牲层212。

本实施例中，所述第一牺牲层211的材料包括Si_1-xGe_x，所述第二牺牲层212的材料包括Si_1-yGe_y，且x＜y，也就是说，所述第二牺牲层212中的锗浓度高于所述第一牺牲层211中的锗浓度，因此，在横向刻蚀所述源漏凹槽340露出的部分宽度的所述第二牺牲层212的步骤中，通过控制刻蚀参数，使刻蚀工艺对锗浓度更高的第二牺牲层212的刻蚀速率更大，从而在横向刻蚀所述第二牺牲层212的过程中，减小对所述第一牺牲层211的刻蚀量。

具体地，可以通过选用合适的刻蚀溶液或其他工艺参数，调节刻蚀所述第二牺牲层212的工艺对所述第二牺牲层212和第一牺牲层211之间的刻蚀选择比。

需要说明的是，横向刻蚀所述源漏凹槽340露出的部分宽度的所述第二牺牲层212的步骤中，所述第二牺牲层212和第一牺牲层211之间的刻蚀选择比不宜过小。如果所述第二牺牲层212和第一牺牲层211之间的刻蚀选择比过小，则在横向刻蚀所述第二牺牲层212的过程中，容易导致对第一牺牲层211的刻蚀速率过大，也即对第一牺牲层211产生的刻蚀损耗过大，且刻蚀损耗量的均一性难以控制，因此不利于通过后续横向刻蚀的第一牺牲层211的方式，提高内凹槽的侧壁平整度，而且，还容易导致所述第一牺牲层211对沟道层220的保护效果变差，从而增大沟道层220受损的概率。本实施例中，横向刻蚀所述源漏凹槽340露出的部分宽度的所述第二牺牲层212的步骤中，所述第二牺牲层212和第一牺牲层211之间的刻蚀选择比大于8:1。

还需要说明的是，横向刻蚀所述源漏凹槽340露出的部分宽度的第二牺牲层212的步骤中，所述第一牺牲层211的最小剩余厚度不宜过小。如果所述第一牺牲层211的最小剩余厚度过小，容易导致横向刻蚀所述第二牺牲层212的工艺窗口过小，受到工艺稳定性的影响，所述沟道层220的底面或顶面被暴露在横向刻蚀第二牺牲层212的环境中而受损的概率相应变高。为此，本实施例中，横向刻蚀所述源漏凹槽340露出的部分宽度的第二牺牲层212后，所述第一牺牲层211的最小剩余厚度大于

也就是说，在横向刻蚀所述源漏凹槽340露出的部分宽度的第二牺牲层212后，需确保所述第一牺牲层211最薄位置处的厚度大于

为此，本实施例中，通过合理设定所述第二牺牲层212和第一牺牲层211之间的刻蚀选择比、所述第二牺牲层212的形成厚度、以及所述第一牺牲层211的形成厚度，有利于确保所述第一牺牲层211具有足够大的剩余厚度。

本实施例中，横向刻蚀所述源漏凹槽340露出的部分宽度的所述第二牺牲层212的步骤中，所述第二牺牲层212和沟道层220之间的刻蚀选择比大于5:1，从而增大横向刻蚀所述第二牺牲层212的工艺窗口，例如，即使出现所述沟道层220的底面或顶面被暴露在横向刻蚀第二牺牲层212的环境中，所述沟道层220受损的概率也较低。

其中，所述第二牺牲层212和第一牺牲层211之间具有刻蚀选择比，在横向刻蚀所述源漏凹槽340露出的部分宽度的第二牺牲层212的过程中，所述第一牺牲层211能够保护所述沟道层220，因此，对所述第二牺牲层212和沟道层220之间的刻蚀选择比的要求可以适当降低，这相应减小了对沟道叠层230中各膜层的材料选取的限制，从而降低工艺难度。

由前述记载可知，所述第二牺牲层212和第一牺牲层211的界面处容易形成有混合层(图未示)，因此，在横向刻蚀所述源漏凹槽340露出的部分宽度的第二牺牲层212的过程中，还横向刻蚀所述第二牺牲层212和第一牺牲层211之间的混合层。具体地，通过控制刻蚀工艺，能够实现对相邻第二牺牲层212和第一牺牲层211接触处的混合层的刻蚀。

其中，由于相邻第二牺牲层212和第一牺牲层211之间的混合层的厚度均一性较高，从而提高了所述初始内凹槽350露出的第二牺牲层212和混合层的端部的平整度、以及所述初始内凹槽350的横向深度均一性。

参考图13，沿垂直于所述栅极结构300侧壁的方向，横向刻蚀所述源漏凹槽340露出的部分宽度的所述第一牺牲层211，使剩余所述第一牺牲层211的端部与所述初始内凹槽350露出的第二牺牲层212端部相齐平，形成内凹槽360，所述内凹槽360位于相邻所述沟道层220之间，或者，位于所述沟道层220和基底(未标示)之间。

所述第一牺牲层211和沟道层220的材料间扩散能力低于所述第一牺牲层211和第二牺牲层212的材料间扩散能力，使材料间扩散主要发生在所述第一牺牲层211和第二牺牲层212的界面处，因此，相邻第一牺牲层211和沟道层200界面处的混合层的厚度较小，从而在横向刻蚀所述部分宽度的第一牺牲层211的过程中，相邻第一牺牲层211和沟道层220之间的混合层对刻蚀工艺的影响较小，能够在完成横向刻蚀的情况下(即横向所述第一牺牲层211、以及位于相邻第一牺牲层211和沟道层220之间的混合层的情况下)，降低所述内凹槽360侧壁出现U形形貌的概率(即提高所述内凹槽360侧壁的平整度)。

而且，通过前述的退火处理235，也能提高相邻第一牺牲层211和沟道层200界面处的混合层的厚度均一性，因此，由于相邻第一牺牲层211和沟道层200之间的混合层的厚度较小，且混合层的厚度均一性较高，从而易于在获得侧壁平整度较高的内凹槽360的情况下，减小对所述沟道层220的损伤。

同时，由于所述第二牺牲层222和第一牺牲层211之间具有刻蚀选择比，在此次横向刻蚀时，对初始凹槽350的侧壁形貌的影响小，进一步提高所述内凹槽360侧壁的平整度。

综上，本实施例采用叠层结构的牺牲层210，所述牺牲层210包括具有刻蚀选择比的第二牺牲层212和第一牺牲层211，且所述第一牺牲层211分别覆盖所述第二牺牲层212相对的两个表面，并对晶体管区100C的沟道叠层230进行退火处理235(如图6所示)，同时，通过在不同刻蚀步骤中依次横向刻蚀第二牺牲层212和第一牺牲层211的方式形成内凹槽360，从而提高所述内凹槽360的横向深度均一性、以及所述内凹槽360的侧壁平整度，并降低所述内凹槽360露出的沟道层220受损的概率，进而提高了半导体结构的性能。

本实施例中，采用各向同性的刻蚀工艺(例如，湿法刻蚀工艺)，横向刻蚀所述源漏凹槽340露出的部分宽度的所述第一牺牲层211。

本实施例中，所述第一牺牲层211的材料包括Si_1-xGe_x，所述第二牺牲层212的材料包括Si_1-yGe_y，且x＜y，也就是说，所述第二牺牲层212中的锗浓度高于所述第一牺牲层211中的锗浓度，因此，在横向刻蚀所述源漏凹槽340露出的部分宽度的所述第一牺牲层211的步骤中，通过控制刻蚀参数，使刻蚀工艺对锗浓度更低的第一牺牲层211的刻蚀速率更大，从而在横向刻蚀所述第一牺牲层211的过程中，减小对所述第二牺牲层212的刻蚀量。

具体地，可以通过选用合适的刻蚀溶液或其他工艺参数，调节刻蚀所述第一牺牲层211的工艺对所述第一牺牲层211和第二牺牲层212之间的刻蚀选择比。

其中，横向刻蚀所述第一牺牲层211后，即形成最终的内凹槽360，因此，与横向刻蚀第二牺牲层212的步骤相比，横向刻蚀所述第一牺牲层211的步骤中，对所述第一牺牲层211和第二牺牲层212之间的刻蚀选择比的要求更高。具体地，横向刻蚀所述第二牺牲层212的步骤中，所述第二牺牲层212和第一牺牲层211之间的刻蚀选择比为第一比值，横向刻蚀所述第一牺牲层211的步骤中，所述第一牺牲层211和第二牺牲层212之间的刻蚀选择比为第二比值，则所述第二比值大于所述第一比值。

需要说明的是，横向刻蚀所述源漏凹槽340露出的部分宽度的所述第一牺牲层211的步骤中，所述第一牺牲层211和第二牺牲层212之间的刻蚀选择比不宜过小。如果所述第一牺牲层211和第二牺牲层212之间的刻蚀选择比过小，则在横向刻蚀所述第一牺牲层211的过程中，容易导致对第二牺牲层212的刻蚀速率过大，也即对第二牺牲层212产生的刻蚀损耗过大，且刻蚀损耗量的均一性难以控制，因此不利于提高内凹槽360的侧壁平整度。本实施例中，横向刻蚀所述源漏凹槽340露出的部分宽度的所述第一牺牲层211的步骤中，所述第一牺牲层211和第二牺牲层212之间的刻蚀选择比大于10:1。

本实施例中，横向刻蚀所述源漏凹槽340露出的部分宽度的所述第一牺牲层211的步骤中，所述第一牺牲层211和沟道层220之间的刻蚀选择比大于5:1，从而增大横向刻蚀所述第一牺牲层211的工艺窗口，在获得侧壁平整度较高的内凹槽360的同时，降低所述沟道层220受损的概率。

其中，相邻第一牺牲层211和沟道层200之间的混合层的厚度较小，且混合层的厚度均一性较高，这有利于降低获得侧壁平整度较高的内凹槽360的工艺难度、以及所述沟道层220受损的概率，因此，对所述第一牺牲层211和沟道层220之间的刻蚀选择比的要求可以适当降低，这相应减小了对沟道叠层230中各膜层的材料选取的限制，从而降低工艺难度。

参考图14，形成位于所述内凹槽360中的内侧墙(inner spacer)370。

所述内侧墙370起到隔离后续形成的器件栅极结构和源漏掺杂层的作用，增大了器件栅极结构与源漏掺杂层之间的距离，从而有利于减小栅极-接触插塞之间的电容。其中，栅极指代的是器件栅极结构，接触插塞指代的是与源漏掺杂层电连接的插塞。

本实施例中，所述内凹槽360的横向深度均一性较高，且所述内凹槽360的侧壁平整度较高，从而提高了所述内侧墙370的横向尺寸的均一性，进而提高栅极-接触插塞之间电容的均一性，相应提高半导体结构的性能。

后续去除栅极结构300后，还需去除内侧墙370之间的剩余牺牲层210，并形成环绕覆盖所述沟道层220的器件栅极结构，因此，提高所述内凹槽360的横向深度均一性，相应提高了位于沟道层220之间的器件栅极结构、以及位于沟道层220和基底之间的器件栅极结构的宽度均一性，进而进一步提高半导体结构的性能。

具体地，形成所述内侧墙370的步骤包括：形成内侧墙材料层(图未示)，所述内侧墙材料层覆盖所述栅极结构300的顶部和侧壁、所述沟道层220的侧壁、以及所述基底和隔离层101的顶部，所述内侧墙材料层还填充于所述内凹槽360中；去除位于所述栅极结构300的顶部和侧壁、所述沟道层220的侧壁、以及所述基底和隔离层101的顶部的内侧墙材料层，保留位于所述内凹槽360中的内侧墙材料层作为内侧墙370。

本实施例中，采用刻蚀工艺(例如，无掩膜的刻蚀工艺)去除被暴露的内侧墙材料层，而所述内凹槽360中的内侧墙材料层受到所述沟道层220的遮挡而被保留。

所述内侧墙370的材料可以包括氮化硅、氧化硅、氮氧化硅、低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)和超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)中的一种或多种。

参考图15，形成所述内侧墙370后，形成位于所述源漏凹槽340(如图14所示)中的源漏掺杂层380。

所述源漏掺杂层380用于作为晶体管的源区或漏区。

本实施例中，采用外延生长的方式，在所述源漏凹槽340中形成源漏掺杂层380。

具体地，沿垂直于所述栅极结构300侧壁的方向，所述源漏掺杂层380覆盖所述沟道层220的端部和内侧墙370的侧壁。

所述源漏掺杂层380的掺杂类型与相对应的晶体管的沟道导电类型相同。当晶体管为PMOS晶体管时，源漏掺杂层380的材料包括掺杂有P型离子的锗化硅或者掺杂有P型离子的硅，P型离子包括B、Ga或In。当晶体管为NMOS晶体管时，源漏掺杂层380的材料包括掺杂有N型离子的硅或掺杂有N型离子的碳化硅，N型离子包括P、As或Sb。

参考图16，在所述源漏凹槽340(如图14所示)中形成所述源漏掺杂层380后，还包括：在所述栅极结构300侧部的基底上形成层间介质层102，所述层间介质层102露出所述栅极结构300的顶部。

所述层间介质层102用于实现相邻器件之间的电隔离。

具体地，采用依次进行的沉积工艺和平坦化工艺(例如，化学机械研磨工艺)，形成所述层间介质层102。作为一种示例，所述层间介质层102的顶部和所述栅极结构300的顶部相齐平。

所述层间介质层102的材料为绝缘材料。作为一种示例，所述层间介质层102的材料为氧化硅。

参考图17，形成所述层间介质层102后，去除所述栅极结构300，在所述层间介质层102中形成栅极开口391；通过所述栅极开口391，去除所述牺牲层230，形成与所述栅极开口391相连通的通槽392。

所述栅极开口391和通槽392用于为后续形成器件栅极结构提供空间位置。

本实施例中，所述栅极开口391横跨所述叠层结构340。

由前述记载可知，所述内侧墙370的横向尺寸的均一性，相应的，所述通槽392的露出的内侧墙370的侧壁平整度较高，沿所述沟道层220的延伸方向，所述通槽392的横向尺寸也较高，从而有利于提高后续形成于通槽392中的器件栅极结构的侧壁形貌质量以及横向尺寸的均一性。

本实施例中，采用干法刻蚀工艺和湿法刻蚀工艺中的一种或两种，去除所述栅极结构300。

本实施例中，采用各向同性的刻蚀工艺(例如，湿法刻蚀工艺)，去除所述牺牲层230。作为一种示例，通过合理控制刻蚀参数，使刻蚀工艺对所述第一牺牲层211和第二牺牲层212的刻蚀速率相接近，且牺牲层210和沟道层220之间具有较高的刻蚀选择比，从而能够刻蚀去除所述第一牺牲层211和第二牺牲层212，并减小对沟道层220的损伤。

参考图18，在所述栅极开口391(如图17所示)和通槽392(如图17所示)中形成器件栅极结构400，所述器件栅极结构400包括环绕覆盖所述沟道层220的栅介质层410、以及位于所述栅介质层410上的栅电极层420。

所述器件栅极结构400用于控制晶体管的导电沟道的开启或关断。本实施例中，所述器件栅极结构400为金属栅极结构。在其他实施例中，根据晶体管性能的需求，所述器件栅极结构还可以为其他类型的栅极结构。

所述栅介质层410用于隔离所述栅电极层420和导电沟道。所述栅介质层410的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种。

本实施例中，所述器件栅极结构400为金属栅极结构，因此，所述栅介质层410包括高k栅介质层。高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料可以选自HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃等。作为一种示例，所述高k栅介质层的材料为HfO₂。

需要说明的是，所述栅介质层410还可以包括位于高k栅介质层和沟道层220之间的栅氧化层。例如，所述栅氧化层可以包括界面层(IL)。作为一种示例，栅氧化层的材料可以为氧化硅。

栅电极层420用于将器件栅极结构40的电性引出。所述栅电极层420的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。

所述栅电极层420可以包括功函数层以及覆盖功函数层的电极层，所述栅电极层420也可以仅包括功函数层。其中，功函数层用于调节所形成晶体管的阈值电压。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底，包括晶体管区，所述基底上形成有覆盖所述基底的初始叠层结构，所述初始叠层结构用于形成位于所述晶体管区的叠层结构，所述初始叠层结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，所述牺牲层包括两层第一牺牲层和夹于两层所述第一牺牲层之间的第二牺牲层，所述第一牺牲层和沟道层的材料间扩散能力低于所述第一牺牲层和第二牺牲层的材料间扩散能力，且所述第二牺牲层和所述第一牺牲层之间具有刻蚀选择比；

对所述晶体管区的所述沟道叠层进行退火处理；

图形化所述初始叠层结构，形成位于所述晶体管区的基底上的叠层结构；

在所述退火处理之后，在所述基底上形成栅极结构，所述栅极结构横跨所述叠层结构，并覆盖所述叠层结构的部分顶部和部分侧壁；

在所述栅极结构两侧的叠层结构中形成源漏凹槽；

沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述源漏凹槽露出的部分宽度的所述第二牺牲层，形成与所述源漏凹槽相连通的初始内凹槽，所述初始内凹槽位于相邻所述第一牺牲层之间；

沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述源漏凹槽露出的部分宽度的所述第一牺牲层，使剩余所述第一牺牲层的端部与所述初始内凹槽露出的第二牺牲层端部相齐平，形成内凹槽，所述内凹槽位于相邻所述沟道层之间，或者，位于所述沟道层和基底之间；

依次形成位于所述内凹槽中的内侧墙、以及位于所述源漏凹槽中的源漏掺杂层。

2.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述退火处理之后，在所述基底上形成栅极结构之前，还包括：在所述叠层结构侧部的基底中形成隔离层，所述隔离层露出所述叠层结构。

3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底上形成栅极结构之前，还包括：在所述叠层结构侧部的基底中形成隔离层，所述隔离层露出所述叠层结构；

其中，在形成所述隔离层的退火步骤中，对所述晶体管区的所述沟道叠层进行退火处理。

4.如权利要求1所述的半导体结构的形成方法，其特征在于，采用外延生长工艺，形成所述牺牲层和所述沟道层。

5.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述初始叠层结构之后，在图形化所述初始叠层结构之前，进行所述退火处理。

6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述初始叠层结构的顶部还形成有硬掩膜材料层；

对所述晶体管区进行退火处理之后，还包括：图形化所述硬掩膜材料层，形成硬掩膜层；

以所述硬掩膜层为掩膜，图形化所述初始叠层结构。

7.如权利要求2所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底包括衬底、以及覆盖所述衬底的鳍部材料层，所述初始叠层结构覆盖所述鳍部材料层；

图形化所述初始叠层结构后，在所述基底上形成栅极结构之前，还包括：图形化所述鳍部材料层，形成凸立于所述衬底上的鳍部；

在所述叠层结构侧部的基底中形成隔离层的步骤包括：在所述鳍部侧部的衬底上形成隔离层，所述隔离层环绕覆盖所述鳍部的侧壁。

8.如权利要求1所述的半导体结构的形成方法，其特征在于，在含氮气体的氛围下，进行所述退火处理。

9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述含氮气体包括N₂、N₂O和NH₃中的一种或多种。

10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述退火处理的参数包括：工艺温度为500摄氏度至800摄氏度，工艺时间为0.5小时至5小时。

11.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述基底上形成栅极结构的步骤中，所述栅极结构为伪栅结构；

在所述源漏凹槽中形成源漏掺杂层后，还包括：在所述栅极结构侧部的基底上形成层间介质层，所述层间介质层露出所述栅极结构的顶部；

去除所述栅极结构，在所述层间介质层中形成栅极开口；

通过所述栅极开口，去除所述牺牲层，形成与所述栅极开口相连通的通槽；

在所述栅极开口和通槽中形成器件栅极结构，所述器件栅极结构包括环绕覆盖所述沟道层的栅介质层、以及位于所述栅介质层上的栅电极层。

12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述沟道层的材料包括硅、锗化硅、锗或Ⅲ-Ⅴ族半导体材料，所述第一牺牲层的材料包括锗化硅或Ⅲ-Ⅴ族半导体材料，所述第二牺牲层的材料包括锗、锗化硅或Ⅲ-Ⅴ族半导体材料。

13.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述第一牺牲层的材料包括Si_1-xGe_x，所述第二牺牲层的材料包括Si_1-yGe_y，其中，x＜y。

14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第一牺牲层中Ge的浓度为10％至20％，所述第二牺牲层中Ge的浓度为40％至100％。

15.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述第一牺牲层的厚度为

至

所述第二牺牲层的厚度为

至

16.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述源漏凹槽露出的部分宽度的所述第二牺牲层后，所述第一牺牲层的最小剩余厚度大于

17.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述源漏凹槽露出的部分宽度的所述第二牺牲层的步骤中，所述第二牺牲层和沟道层之间的刻蚀选择比大于5:1；

沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述源漏凹槽露出的部分宽度的所述第一牺牲层的步骤中，所述第一牺牲层和沟道层之间的刻蚀选择比大于5:1。

18.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述源漏凹槽露出的部分宽度的所述第二牺牲层的步骤中，所述第二牺牲层和第一牺牲层之间的刻蚀选择比大于8:1。

19.如权利要求1所述的半导体结构的形成方法，其特征在于，沿垂直于所述栅极结构侧壁的方向，横向刻蚀所述源漏凹槽露出的部分宽度的所述第一牺牲层的步骤中，所述第一牺牲层和第二牺牲层之间的刻蚀选择比大于10:1。

20.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述栅极开口和通槽中形成器件栅极结构的步骤中，所述栅介质层的材料包括HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、SiO₂和La₂O₃中的一种或多种，所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。

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