CN102376625B - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法，通过在形成源/漏区或其上的提升区之后，形成包括纳米级的催化金属颗粒以及其上的碳纳米管的接触结构，纳米级的催化金属颗粒一方面有诱导碳纳米管生长的作用外，另一方面还可以起到减小接触孔中接触塞与源/漏区的接触电阻的作用，进而降低器件的接触电阻，而且碳纳米管本身具有高导电性，这大大降低了接触的体电阻，从而降低器件的寄生电阻。
Description
技术领域
本发明通常涉及一种半导体器件及其制造方法，具体来说，涉及一种具有低寄生电阻的接触塞的半导体器件及其制造方法。
背景技术
随着半导体技术的飞速发展，22纳米及以下技术MOS工艺集成电路关键核心技术的应用是集成电路发展的必然趋势，也是国际上主要半导体公司和研究组织竞相研发的课题之一。目前，针对源极/漏极工程的研究主要包括：超浅低阻PN结源/漏技术、低肖特基势垒金属源/漏技术、抬升源/漏技术和钨(W)/铜(Cu)混合接触塞技术等。
传统的接触塞填充材料是W，而随着CMOS工艺进入到32纳米及以下，由于接触塞横截面积的减小及材料本身的电阻限制，接触塞的电阻值急剧增大，这使得该部分的寄生电阻对CMOS器件产生明显的退化影响。为了克服上述困难，一种可能的解决方案是采用Cu接触塞技术，即采用Cu为填充材料。Cu接触技术虽然解决了接触塞电阻值高的问题，但另一方面却带来了可靠性问题，即由于Cu扩散问题造成的器件性能下降。随着CMOS工艺的进一步发展，开发新的接触塞材料及填充工艺成为延续CMOS器件按比例缩小的一个重要推动力。
因此，有必要提出一种具有低寄生电阻的接触塞的半导体器件及其制造方法。
发明内容
鉴于上述问题，本发明提供了一种半导体器件的制造方法，所述方法包括：A、提供衬底以及在其上形成的栅极区；B、覆盖所述栅极区两侧的衬底以形成层间介质层；C、在所述层间介质层内形成开口；D、利用所述开口刻蚀所述衬底，以形成填充区；E、在所述填充区内形成嵌入源/漏区，以及在所述开口内、嵌入源/漏区上形成提升区；F、在所述提升区上形成填满所述开口的接触塞，其中所述接触塞包括纳米级金属催化颗粒以及其上的碳纳米管。
本发明还提供了另一种形成半导体器件的方法，所述方法包括：A、提供半导体衬底，以及在其上形成栅极区，以及在所述栅极区两侧的衬底内形成源/漏掺杂区；B、覆盖所述源/漏掺杂区以形成层间介质层；C、在所述层间介质层内、源/漏掺杂区上形成开口；D、在所述源/漏掺杂区上形成填满所述开口的接触塞，其中所述接触塞包括纳米级金属催化颗粒以及其上的碳纳米管。
本发明提供了根据上述方法形成的半导体器件，所述器件包括：半导体衬底以及在其上形成的栅极区；形成于所述栅极区两侧的衬底上的层间介质层；形成于所述栅极区两侧的半导体衬底内的源/漏区；形成于所述源/漏区上的、层间介质层内的接触塞，其中所述接触塞包括纳米级金属催化颗粒以及其上的碳纳米管。
通过采用本发明所述的器件的制造方法，在源/漏区或提升区上形成包括纳米级的催化金属颗粒以及其上的碳纳米管的接触塞结构，纳米级的催化金属颗粒一方面有诱导碳纳米管生长的作用外，另一方面还可以起到减小接触塞与源/漏区的接触电阻的作用，进而降低器件的接触电阻，而且碳纳米管本身具有高导电性，这大大降低了接触塞的体电阻，从而降低器件的寄生电阻，此外，在嵌入式源/漏区上形成这种接触塞结构，还将保持源/漏区对沟道的应力，在很大程度上可提高器件的性能，如开态驱动电流等。
附图说明
图1示出了根据本发明第一实施例的半导体器件的制造方法的流程图；
图2-9示出了根据本发明的第一实施例的半导体器件各个制造阶段的示意图；
图10示出了根据本发明第二实施例的半导体器件的制造方法的流程图；
图11-17示出了根据本发明第二实施例的半导体器件各个制造阶段的示意图。
具体实施方式
本发明通常涉及一种半导体器件及其制造方法。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
第一实施例
参考图1，图1示出了根据本发明第一实施例的半导体器件的制造方法流程图。在步骤S101，提供半导体衬底201以及在其上形成的栅极区300，参考图2。在本实施例中，所述衬底201已做好前期处理操作，所述处理操作包括预清洗、形成阱区及形成浅沟槽隔离区，在本实施例中，所述衬底201为硅衬底，在其他实施例中，所述衬底201还可以包括其他化合物半导体，如碳化硅、砷化镓、砷化铟或磷化铟。根据现有技术公知的设计要求(例如p型衬底或者n型衬底)，衬底201可以包括各种掺杂配置。此外，优选地，所述衬底201包括外延层，所述衬底201也可以包括绝缘体上硅(SOI)结构。所述栅极区300包括栅介质层202和栅电极204，优选地，还可以包括帽层206，所述栅介质层可以包括SiO2、SiON或高k介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，所述栅电极204可以是一层或多层结构，可以为金属、金属化合物、多晶硅和金属硅化物，及其它们的组合，所述栅极区还可以包括其他结构，本发明对此并不局限于此。优选地，还可以在栅极区300的侧壁形成侧墙208，所述侧墙208可以具有一层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。优选地，还可以在所述栅极区300两侧的衬底内形成浅掺杂区207，可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到所述衬底200中而形成。
在步骤S102，覆盖所述栅极区300两侧的衬底以形成层间介质层210，如图2所示。可以通过在所述器件上沉积介质材料，例如SiO2，而后将其平坦化，例如CMP(化学机械抛光)的方法，去除栅极区300之上的介质材料，直至暴露出栅极区300的上表面，以形成层间介质层210。所述层间介质层210可以是但不限于例如未掺杂的氧化硅(SiO2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)和氮化硅(Si3N4)。所述内层介质层218可以使用例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及/或其他合适的工艺等方法形成。
在步骤S103和S104，在所述层间介质层210内形成开口212，以及利用所述开口212刻蚀所述衬底201，以形成填充区214，如图3所示。可以利用干法和湿法刻蚀相结合的方法，首先，对层间介质层210进行刻蚀，以形成源/漏区的开口212，而后，利用所述开口212，继续对半导体衬底201进行刻蚀，以形成填充区214，所述填充区214可以基本为矩形或倒Ω形凹槽。
在步骤S105，在所述填充区214内形成嵌入源/漏区216，以及在所述开口212内、嵌入源/漏区216上形成提升区218，如图4所示。所述嵌入源/漏区216可以通过在填充区214内沉积Ge、SiGe、SiC或其他合适的材料，并同时进行在内掺杂(In situ doping)p型或n型掺杂物或杂质到所述填充区214中形成。之后在源/漏区216上沉积金属Ni或NiPt合金以形成提升区216，优选地，还可以利用自对准工艺在提升区218上形成金属化合物，例如硅化物或锗化物或锗硅化物，以减小接触塞与源漏区的接触电阻。
在步骤S106，在所述提升区218上形成填满所述开口212的接触塞，其中所述接触塞包括纳米级金属催化颗粒220以及其上的碳纳米管222，参考图5-图8。具体来说，首先，在所述器件的水平表面上形成纳米级的催化金属颗粒220，如图5所示，其中所述水平表面为与所述衬底201表面平行的面，对于不同的器件可以选择不同的材料形成催化金属颗粒220，对于n型器件，所述催化金属颗粒220包括稀土金属，例如Sc或Y，或其组合。对于p型器件，所述催化金属颗粒220包括：Pd、Co、Ti或Pt，或其组合。所述催化金属颗粒220可以利用溅射或化学气相沉积(CVD)方法来形成，所述纳米级的催化金属颗粒一方面有诱导碳纳米管生长的作用外，另一方面还可以起到减小接触塞与源/漏区的接触电阻的作用。而后，在所述催化金属颗粒220上形成碳纳米管层222，如图6所示，所述碳纳米管层222可以采用化学气相沉积方法、电弧放电方法或激光烧灼法的方法来形成。而后，在所述器件及所述碳纳米管222间形成固化剂层224，如图7所示，所述固化剂层224可以是SOG旋压玻璃(Spin On glass)或者金属，例如Cu，并进行平坦化所述器件，例如CMP的方法，暴露栅电极204，以在开口212内形成接触塞，如图8所示。
而后，可以根据需要对所述器件进行进一步加工。例如，可以进一步将栅电极204作为伪栅去除，形成替代栅极区400，如图9所示，所述替代栅极区400可以包括替代栅介质层230以及替代栅电极240，这仅是示例，本发明对此并不局限于此。
以上对本发明第一实施例的半导体器件的制造方法进行了详细的描述，通过在形成嵌入式源/漏区以及其上的提升区之后，形成包括纳米级的催化金属颗粒以及其上的碳纳米管的接触塞结构，纳米级的催化金属颗粒一方面有诱导碳纳米管生长的作用外，另一方面还可以起到减小接触塞与源/漏区的接触电阻的作用，进而降低器件的接触电阻，而且碳纳米管本身具有高导电性，这大大降低了接触塞的体电阻，从而降低器件的寄生电阻，此外，嵌入式源/漏区还保持了源/漏极对沟道的应力，在很大程度上提高器件的性能。
第二实施例
下面将仅就第二实施例区别于第一实施例的方面进行阐述。未描述的部分应当认为与第一实施例采用了相同的步骤、方法或者工艺来进行，因此在此不再赘述。
参考图10，图10示出了根据本发明第二实施例的半导体器件的制造方法流程图。在步骤S201，提供半导体衬底201以及在其上形成的栅极区300，以及在所述栅极区两侧的衬底内形成源/漏掺杂区216，参考图11。所述衬底201以及栅极区300同第一实施例，不再赘述。所述源/漏掺杂区216，可以通过根据期望的晶体管结构，注入p型或n型掺杂物或杂质到所述衬底200中而形成，可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成。同第一实施例，优选地，还可以形成侧墙208、浅掺杂区207。优选地，在形成所述源/漏掺杂区216后，可以利用自对准工艺在所述源/漏掺杂区216所在的衬底201上形成金属化合物215，例如硅化物或锗化物或锗硅化物，以减小接触塞与源漏区的接触电阻。
在步骤S202，覆盖所述源/漏掺杂区216以形成层间介质层210，参考图11。同第一实施例步骤S102。
在步骤S203，在所述层间介质层内210、源/漏掺杂区216上形成开口212，如图12所示。可以通过干法刻蚀对层间介质层210进行刻蚀，以形成源/漏区的开口212。
在步骤S204，参考图13-16，在所述源/漏掺杂区216上形成填满所述开口212的接触塞，其中所述接触塞包括纳米级金属催化颗粒220以及其上的碳纳米管222。具体来说，首先，在所述器件的水平表面上形成纳米级的催化金属颗粒220，如图13所示，其中所述水平表面为与所述衬底201表面平行的面，对于不同的器件可以选择不同的材料形成催化金属颗粒220，对于n型器件，所述催化金属颗粒220包括稀土金属，例如Sc或Y，或其组合。对于p型器件，所述催化金属颗粒220包括：Pd、Co、Ti或Pt，或其组合。所述催化金属颗粒220可以利用溅射或化学气相沉积(CVD)方法来形成，所述纳米级的催化金属颗粒一方面有诱导碳纳米管生长的作用外，另一方面还可以起到减小接触塞与源/漏区的接触电阻的作用。而后，在所述催化金属颗粒220上形成碳纳米管层222，如图14所示，所述碳纳米管层222可以采用化学气相沉积方法、电弧放电方法或激光烧灼法的方法来形成。而后，在所述器件及所述碳纳米管222间形成固化剂层224，如图15所示，所述固化剂层224可以是SOG旋压玻璃(Spin On glass)或者金属，例如Cu，并进行平坦化所述器件，例如CMP的方法，暴露栅电极204，以在开口212内形成接触塞，如图16所示。
而后，可以根据需要对所述器件进行进一步加工。例如，可以进一步将栅电极204作为伪栅去除，形成替代栅极区400，如图17所示，所述替代栅极区400可以包括替代栅介质层230以及替代栅电极240，这仅是示例，本发明对此并不局限于此。
以上对本发明第二实施例的半导体器件的制造方法进行了详细的描述，通过在源/漏掺杂区上形成包括纳米级的催化金属颗粒以及其上的碳纳米管的接触塞结构，纳米级的催化金属颗粒一方面有诱导碳纳米管生长的作用外，另一方面还可以起到减小接触塞与源/漏区的接触电阻的作用，进而降低器件的接触电阻，而且碳纳米管本身具有高导电性，这大大降低了接触塞的体电阻，从而降低器件的寄生电阻。
此外，本发明还提供了根据上述方法形成的半导体器件，参考图9或图17，为本发明提供的半导体器件结构的示意图，如图9、17所示，所述器件包括：半导体衬底201以及在其上形成的栅极区300；形成于所述栅极区300两侧的衬底201上的层间介质层210；形成于所述栅极区300两侧的半导体衬底201内的源/漏区216，所述源/漏区216可以是掺杂源/漏区216，参考图17，还可以是嵌入式源/漏区216，参考图9，对于所述嵌入式源/漏区216还可包括形成于嵌入式源/漏区216上的提升区218；形成于所述源/漏区216上的、层间介质层210内的接触塞，其中所述接触塞包括纳米级金属催化颗粒220以及其上的碳纳米管224，对于n型器件，所述催化金属颗粒包括稀土金属，所述稀土金属包括：Sc或Y，或其组合，对于p型器件，所述催化金属颗粒包括：Pd、Co、Ti或Pt，或其组合，优选地，还包括形成于碳纳米管间的固化剂层，例如SOG旋压玻璃或金属材料等，以使碳纳米管固定。优选地，在所述提升区218或掺杂源/漏区216与接触塞之间还可包括金属化合物层，以进一步减小接触电阻。
通过采用本发明所述的器件，在源/漏区或提升区上形成包括纳米级的催化金属颗粒以及其上的碳纳米管的接触塞结构，纳米级的催化金属颗粒一方面有诱导碳纳米管生长的作用外，另一方面还可以起到减小接触塞与源/漏区的接触电阻的作用，进而降低器件的接触电阻，而且碳纳米管本身具有高导电性，这大大降低了接触塞的体电阻，从而降低器件的寄生电阻。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (3)
1.一种半导体器件的制造方法，所述方法包括：
A、提供半导体衬底以及在其上形成的栅极区，在所述栅极区两侧的衬底内形成浅掺杂区；
B、覆盖所述栅极区两侧的衬底以形成层间介质层；
C、在所述层间介质层内形成开口；
D、利用所述开口刻蚀所述衬底，以形成填充区；
E、在所述填充区内形成嵌入源/漏区，以及在所述开口内、嵌入源/漏区上形成提升区；硅化所述提升区以形成金属化合物层，以减小接触电阻；
F、在所述提升区上形成填满所述开口的接触塞，其中所述接触塞包括纳米级金属催化颗粒以及其上的碳纳米管、形成于碳纳米管间的固化剂层；形成所述接触塞的步骤包括：在所述器件的水平表面上形成催化金属颗粒，其中所述水平表面为与所述衬底表面平行的面；在所述催化金属颗粒上形成碳纳米管；在所述器件及所述碳纳米管间形成固化剂层；平坦化所述器件暴露栅极区，以在开口内形成接触塞；
对于n型器件，所述催化金属颗粒包括稀土金属，所述稀土金属包括：Sc或Y，或其组合；对于p型器件，所述催化金属颗粒包括：Pd、Co、Ti或Pt，或其组合。
2.根据权利要求1所述的方法，其中形成所述碳纳米管的方法包括：化学气相沉积方法、电弧放电方法或激光烧灼法。
3.根据权利要求1所述的方法，其中所述固化剂层包括：SOG旋压玻璃或金属材料。
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