JPH03235416A - ＢｉＣＭＯＳ集積回路 - Google Patents
ＢｉＣＭＯＳ集積回路Info
- Publication number
- JPH03235416A JPH03235416A JP2031120A JP3112090A JPH03235416A JP H03235416 A JPH03235416 A JP H03235416A JP 2031120 A JP2031120 A JP 2031120A JP 3112090 A JP3112090 A JP 3112090A JP H03235416 A JPH03235416 A JP H03235416A
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- Japan
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- 230000007704 transition Effects 0.000 claims description 2
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、バイポーラトランジスタとｐチャネルおよび
ｎチャネルＭＯＳトランジスタとが同一チップ上に集積
化されたＢ ｉ ＣＭＯＳ集積回路に関し、特に、その
出力回路に関する。
ｎチャネルＭＯＳトランジスタとが同一チップ上に集積
化されたＢ ｉ ＣＭＯＳ集積回路に関し、特に、その
出力回路に関する。
［従来の技術］
近年、トランジスタの高性能化により、以前より高いｆ
ｔ値のトランジスタが実現されている。
ｔ値のトランジスタが実現されている。
そのため、特に出力回路の出力部に流れる数十ｍＡから
１００ｍＡに達する過渡電流の立ち上がりまたは立ち下
がりが急峻になり、この過渡電流に起因するノイズが問
題になっている、 第４図は、従来のＢｉＣＭＯ８集積回路を示す回路図で
ある。同図において、ＱｌはｐチャネルＭＯ８トランジ
スタ（以下、ｐＭＯ８と記す）、Ｑ４、Ｑ５はｎチャネ
ルＭＯＳトランジスタ（以下、ｎＭＯ８と記す）、Ｔ１
〜Ｔ４はバイポーラトランジスタ、Ｄはダイオード、Ｒ
１−Ｒ４は抵抗であって、ｐＭＯｓＱｌと、ｎ Ｍ Ｏ
Ｓ Ｑ ４とによってインバータ回路が構成され、トラ
ンジスタＴ１と抵抗Ｒ２、Ｒ３によって、位相分割回路
が構成され、また、トランジスタＴ２、Ｔ３とトランジ
スタＴ４とによってトーテムポール構造の出力回路が構
成されている。また、Ｉｎは前段の出力信号が入力され
る入力端子、○ｕｔは次段の入力端子に接続される出力
端子である。
１００ｍＡに達する過渡電流の立ち上がりまたは立ち下
がりが急峻になり、この過渡電流に起因するノイズが問
題になっている、 第４図は、従来のＢｉＣＭＯ８集積回路を示す回路図で
ある。同図において、ＱｌはｐチャネルＭＯ８トランジ
スタ（以下、ｐＭＯ８と記す）、Ｑ４、Ｑ５はｎチャネ
ルＭＯＳトランジスタ（以下、ｎＭＯ８と記す）、Ｔ１
〜Ｔ４はバイポーラトランジスタ、Ｄはダイオード、Ｒ
１−Ｒ４は抵抗であって、ｐＭＯｓＱｌと、ｎ Ｍ Ｏ
Ｓ Ｑ ４とによってインバータ回路が構成され、トラ
ンジスタＴ１と抵抗Ｒ２、Ｒ３によって、位相分割回路
が構成され、また、トランジスタＴ２、Ｔ３とトランジ
スタＴ４とによってトーテムポール構造の出力回路が構
成されている。また、Ｉｎは前段の出力信号が入力され
る入力端子、○ｕｔは次段の入力端子に接続される出力
端子である。
このＢ ｉ ＣＭＯ３回路の出力立ち下がり時の出力波
形を第５図に示す、従来例回路の出力は、同図実線で示
すように、立ち下がり特性が急峻であるため、下側に大
きくオーバーシュートした。そのため、接地電位が下降
して電源回路内にノイズが生じ、これにより隣接する入
力端子の入力しきい値電圧が変動し誤動作が誘発された
。
形を第５図に示す、従来例回路の出力は、同図実線で示
すように、立ち下がり特性が急峻であるため、下側に大
きくオーバーシュートした。そのため、接地電位が下降
して電源回路内にノイズが生じ、これにより隣接する入
力端子の入力しきい値電圧が変動し誤動作が誘発された
。
従来のこの誤動作を防止するための対策は、抵抗Ｒ１の
抵抗値を大きくして、トランジスタＴ１のベース電位の
立ち上がりを緩慢にすることであった。このようにすれ
ば、出力波形は第５図破線で示されるように緩やかにな
り、オーバーシュートも少なくなる。
抵抗値を大きくして、トランジスタＴ１のベース電位の
立ち上がりを緩慢にすることであった。このようにすれ
ば、出力波形は第５図破線で示されるように緩やかにな
り、オーバーシュートも少なくなる。
［発明が解決しようとする課題］
従来のノイズ対策は、トランジスタＴ１の駆動回路のイ
ンピーダンスを大きくするものであったため、必然的に
このトランジスタをオンさせる際のベース節点周辺の寄
生容量充電時間が増加することとなり、出力波形を緩慢
としたことによる遅れΔＴの外にトランジスタＴ１がオ
ンに転じるまでの遅れΔＴ１を伴う、そのため、従来の
ノイズ対策は、遅延時間ΔＴ２ （＝Δτ十ΔＴ１）が
増大してしまうという欠点があった。
ンピーダンスを大きくするものであったため、必然的に
このトランジスタをオンさせる際のベース節点周辺の寄
生容量充電時間が増加することとなり、出力波形を緩慢
としたことによる遅れΔＴの外にトランジスタＴ１がオ
ンに転じるまでの遅れΔＴ１を伴う、そのため、従来の
ノイズ対策は、遅延時間ΔＴ２ （＝Δτ十ΔＴ１）が
増大してしまうという欠点があった。
〔課題を解決するための手段］
本発明のＢ ｉ ＣＭＯＳ系積回路は、入力信号を受け
るＣＭＯＳインバータ回路、位相分割回路およびトーテ
ムポール構造の出力回路部からなる通常のＢｉＣＭＯ３
出力回路の外に、出力端子の電位により制御され、出力
端子の電位がＨレベルからＬレベルへ移行する過渡期に
おいて出力端子電位の立ち下がり速度を低下させる帰還
回路が付加されたものである。
るＣＭＯＳインバータ回路、位相分割回路およびトーテ
ムポール構造の出力回路部からなる通常のＢｉＣＭＯ３
出力回路の外に、出力端子の電位により制御され、出力
端子の電位がＨレベルからＬレベルへ移行する過渡期に
おいて出力端子電位の立ち下がり速度を低下させる帰還
回路が付加されたものである。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す回路図である。同図
において、第４図の従来例の部分と共通する部分につい
ては同一の参照番号が付されている。本実施例では、従
来例の回路に、入力部が出力端子Ｏｕｔに接続される、
ｐＭＯ８Ｑ２およびｎＭＯ８Ｑ６から構成される帰還用
インバータ回路と、ｐＭＯｓＱｌのドレインとトランジ
スタＴ１のベースとの間に挿入される、ゲートが帰還用
インバータ回路の出力部に接続されたｐＭＯｓＱ３と抵
抗Ｒ６とからなる直列接続体と、からなる帰還回路が付
加されている。
において、第４図の従来例の部分と共通する部分につい
ては同一の参照番号が付されている。本実施例では、従
来例の回路に、入力部が出力端子Ｏｕｔに接続される、
ｐＭＯ８Ｑ２およびｎＭＯ８Ｑ６から構成される帰還用
インバータ回路と、ｐＭＯｓＱｌのドレインとトランジ
スタＴ１のベースとの間に挿入される、ゲートが帰還用
インバータ回路の出力部に接続されたｐＭＯｓＱ３と抵
抗Ｒ６とからなる直列接続体と、からなる帰還回路が付
加されている。
次に、第１図に図示した回路の動作について説明する。
まず、入力端子ＩｎにＨレベルが入力されるとｐＭＯｓ
Ｑｌはオフし、ｎＭＯ３Ｑ４およびＱ５はオンする。従
って、バイポーラトランジスタＴ１およびＴ４は、オフ
し、バイポーラトランジスタＴ２のベースが接続される
節点Ａの電位は電源電位ＶＣＣまで引き上げられる。そ
のため、バイポーラトランジスタＴ２およびＴ３はオン
して、出力端子Ｏｕｔの電位はＨレベル（〜３．５■）
となる。ここで、ｐＭＯ８Ｑ２およびｎＭＯ８Ｑ６から
なるインバータの出力節点Ｂの電位はＬレベルとなるの
で、ｐＭＯ３Ｑ３はオンする。従って、抵抗Ｒ１および
Ｒ６は並列接続された合成抵抗として機能する状態とな
る。しかし、このとき、ｐＭＯｓＱｌはオフしているの
で、抵抗Ｒ１およびＲ６には電流は流れない。
Ｑｌはオフし、ｎＭＯ３Ｑ４およびＱ５はオンする。従
って、バイポーラトランジスタＴ１およびＴ４は、オフ
し、バイポーラトランジスタＴ２のベースが接続される
節点Ａの電位は電源電位ＶＣＣまで引き上げられる。そ
のため、バイポーラトランジスタＴ２およびＴ３はオン
して、出力端子Ｏｕｔの電位はＨレベル（〜３．５■）
となる。ここで、ｐＭＯ８Ｑ２およびｎＭＯ８Ｑ６から
なるインバータの出力節点Ｂの電位はＬレベルとなるの
で、ｐＭＯ３Ｑ３はオンする。従って、抵抗Ｒ１および
Ｒ６は並列接続された合成抵抗として機能する状態とな
る。しかし、このとき、ｐＭＯｓＱｌはオフしているの
で、抵抗Ｒ１およびＲ６には電流は流れない。
次に、入力部ＩｎにＬレベルが入力されると、ｐＭＯｓ
Ｑｌはオンし、ｎＭＯ８Ｑ４およびＱ５はオフする。従
って、バイポーラトランジスタＴ１は、抵抗Ｒ１とＲ６
との合成抵抗により駆動されてオンし、さらに、次段の
バイポーラトランジスタＴ４をオンさせる。一方、バイ
ポーラトランジスタＴ１の電流による抵抗Ｒ２の電圧降
下によって節点Ａの電位は約１．ＯＶに迄低下し、バイ
ポーラトランジスタＴ２およびＴ３はオフする。
Ｑｌはオンし、ｎＭＯ８Ｑ４およびＱ５はオフする。従
って、バイポーラトランジスタＴ１は、抵抗Ｒ１とＲ６
との合成抵抗により駆動されてオンし、さらに、次段の
バイポーラトランジスタＴ４をオンさせる。一方、バイ
ポーラトランジスタＴ１の電流による抵抗Ｒ２の電圧降
下によって節点Ａの電位は約１．ＯＶに迄低下し、バイ
ポーラトランジスタＴ２およびＴ３はオフする。
バイポーラトランジスタＴ１およびＴ４がオンしたこと
により、出力端子Ｏｕｔの電位は立ち下がるが、このと
き、帰還用インバータ回路を構成するρＭＯ３Ｑ２とｎ
ＭＯｓＱ６とのデイメンジョンを調整してスレッショル
ド電圧を２，５Ｖ程度〈Ｖｃｃ−”３．５Ｖの場合）に
設定すれば、出力端子Ｏｕｔの立ち下がりがはじまると
すぐに帰還用インバータ回路の出力（節点Ｂのレベル）
は反転してＨレベルになるので、抵抗Ｒ６を通る電流経
路は遮断される。これによって、バイポーラトランジス
タＴ１およびＴ４を駆動するインピーダンスは抵抗Ｒ１
のみとなり、出力波形の立ち下がりは緩慢になり、オー
バーシュートも少なくなる。このときの出力波形は第２
図に破線に示すようになるので（帰還回路がないときの
出力波形は実線）、出力回路での遅延時間ΔＴは、従来
例の遅延時間ΔＴ２（第５図）の半分以下になる。
により、出力端子Ｏｕｔの電位は立ち下がるが、このと
き、帰還用インバータ回路を構成するρＭＯ３Ｑ２とｎ
ＭＯｓＱ６とのデイメンジョンを調整してスレッショル
ド電圧を２，５Ｖ程度〈Ｖｃｃ−”３．５Ｖの場合）に
設定すれば、出力端子Ｏｕｔの立ち下がりがはじまると
すぐに帰還用インバータ回路の出力（節点Ｂのレベル）
は反転してＨレベルになるので、抵抗Ｒ６を通る電流経
路は遮断される。これによって、バイポーラトランジス
タＴ１およびＴ４を駆動するインピーダンスは抵抗Ｒ１
のみとなり、出力波形の立ち下がりは緩慢になり、オー
バーシュートも少なくなる。このときの出力波形は第２
図に破線に示すようになるので（帰還回路がないときの
出力波形は実線）、出力回路での遅延時間ΔＴは、従来
例の遅延時間ΔＴ２（第５図）の半分以下になる。
第３図は、本発明の他の実施例を示す回路図である。本
実施例においては、帰還回路が、ｐＭ○ＳＱ２およびｎ
ＭＯｓＱ６とからなる帰還用インバータ回路と、ゲート
が帰還用インバータ回路の出力部に接続され、ドレイン
、ソースが、それぞれバイポーラトランジスタＴ４のベ
ースと接地点とに接続されたｎＭＯ３Ｑ７と、によって
構成されている。
実施例においては、帰還回路が、ｐＭ○ＳＱ２およびｎ
ＭＯｓＱ６とからなる帰還用インバータ回路と、ゲート
が帰還用インバータ回路の出力部に接続され、ドレイン
、ソースが、それぞれバイポーラトランジスタＴ４のベ
ースと接地点とに接続されたｎＭＯ３Ｑ７と、によって
構成されている。
この回路において、帰還用インバータ回路のｐＭＯ８Ｑ
２とｎＭＯ８Ｑ６のデイメンジョンは、スレッショルド
電圧が２．５Ｖ程度になるように調整され、また、ｎＭ
ＯｓＱ７はそのチャネル幅が狭く設計され、導通時に微
小な電流しか流れないようになされている。
２とｎＭＯ８Ｑ６のデイメンジョンは、スレッショルド
電圧が２．５Ｖ程度になるように調整され、また、ｎＭ
ＯｓＱ７はそのチャネル幅が狭く設計され、導通時に微
小な電流しか流れないようになされている。
次に、第３図の回路の動作について説明する。
まず、入力端子ＩｎにＨレベルが入力されるとｐＭＯｓ
Ｑｌはオフし、ｎＭＯ３Ｑ４およびＱ５はオンする。従
って、バイポーラトランジスタＴ１およびＴ４はオフし
、バイポーラトランジスタＴ２およびＴ３はオンする。
Ｑｌはオフし、ｎＭＯ３Ｑ４およびＱ５はオンする。従
って、バイポーラトランジスタＴ１およびＴ４はオフし
、バイポーラトランジスタＴ２およびＴ３はオンする。
そのため、出力端子○ｕｔの電位はＨレベル（〜３．５
Ｖ）となり、帰還用インバータ回路の出力節点Ｂの電位
はＬレベルとなるのでｎＭＯ８Ｑ７はオフする。
Ｖ）となり、帰還用インバータ回路の出力節点Ｂの電位
はＬレベルとなるのでｎＭＯ８Ｑ７はオフする。
次に、入力端子ＩｎにＬレベルが入力されるとｐＭＯｓ
Ｑｌがオンし、ｎＭＯ３Ｑ４およびＱ５がオフする。そ
のため、バイポーラトランジスタＴ１がオンし、さらに
、次段のトランジスタＴ４がオンする。これにより、出
力端子Ｏｕｔの電位は立ち下がるが、ここで、帰還用イ
ンバータ回路のスレッショルド電圧が２．５Ｖ程度に設
定されているので、出力端子Ｏｕｔの電位が立ち下がり
はじめるとすぐに節点Ｂの電位は反転して、Ｈレベルと
なる。そのなめ、バイポーラトランジスタＴ４のベース
電流の一部がｎＭＯ３Ｑ７によりバイパスされ、ベース
電流はその分減少する。従って、バイポーラトランジス
タＴ４のコレクタ電流もその分減少し、先の実施例と同
様に出力の立ち下がり波形は緩慢になる。
Ｑｌがオンし、ｎＭＯ３Ｑ４およびＱ５がオフする。そ
のため、バイポーラトランジスタＴ１がオンし、さらに
、次段のトランジスタＴ４がオンする。これにより、出
力端子Ｏｕｔの電位は立ち下がるが、ここで、帰還用イ
ンバータ回路のスレッショルド電圧が２．５Ｖ程度に設
定されているので、出力端子Ｏｕｔの電位が立ち下がり
はじめるとすぐに節点Ｂの電位は反転して、Ｈレベルと
なる。そのなめ、バイポーラトランジスタＴ４のベース
電流の一部がｎＭＯ３Ｑ７によりバイパスされ、ベース
電流はその分減少する。従って、バイポーラトランジス
タＴ４のコレクタ電流もその分減少し、先の実施例と同
様に出力の立ち下がり波形は緩慢になる。
［発明の効果］
以上説明したように、本発明は、出力端子からの帰還信
号により出力端子電位の立ち下がり速度を下げたもので
あるので、本発明によれば、出力端子電位の立ち下がり
開始時点を遅らせることなく出力の立ち下がり波形を緩
慢にすることができる。従って、本発明によれば、出力
回路自体の遅延時間の大幅な増大を招かずに出力部で発
生するノイズを大幅に抑制することができ、隣接する回
路を誤動作させるのを防止することができる。
号により出力端子電位の立ち下がり速度を下げたもので
あるので、本発明によれば、出力端子電位の立ち下がり
開始時点を遅らせることなく出力の立ち下がり波形を緩
慢にすることができる。従って、本発明によれば、出力
回路自体の遅延時間の大幅な増大を招かずに出力部で発
生するノイズを大幅に抑制することができ、隣接する回
路を誤動作させるのを防止することができる。
第１図は、本発明の一実施例を示す回路図、第２図は、
その動作説明図、第３図は、本発明の他の実施例を示す
回路図、第４図は、従来例を示す回路図、第５図は、そ
の動作説明図である。
その動作説明図、第３図は、本発明の他の実施例を示す
回路図、第４図は、従来例を示す回路図、第５図は、そ
の動作説明図である。
Claims (3)
- （１）ゲートが入力端子に接続されたｐチャネルＭＯＳ
トランジスタとゲートが前記入力端子に接続されたｎチ
ャネルＭＯＳトランジスタとからなるインバータ回路と
、 ベースが前記インバータ回路の出力部に接続されコレク
タが抵抗を介して高位側電源に接続されエミッタが抵抗
を介して低位側電源に接続された第１のバイポーラトラ
ンジスタと、 ベースが直接または他のトランジスタのベース−エミッ
タ接合を介して前記第１のバイポーラトランジスタのコ
レクタに接続されコレクタが高位側電源に接続されエミ
ッタが出力端子に接続された第２のバイポーラトランジ
スタと、 ベースが前記第１のバイポーラトランジスタのエミッタ
に接続されコレクタが前記出力端子に接続されエミッタ
が低位側電源に接続された第３のバイポーラトランジス
タと、 前記出力端子の電位によって制御され、前記第３のバイ
ポーラトランジスタがオフ状態からオン状態に転じる過
渡期において前記出力端子の電位の立ち下がり速度を低
下させる帰還回路と、を具備するＢｉＣＭＯＳ集積回路
。 - （２）前記帰還回路が、 入力部が前記出力端子に接続された帰還用インバータ回
路と、 前記ｐチャネルＭＯＳトランジスタのドレインと前記第
１のバイポーラトランジスタのベースとの間に接続され
た、ゲートが前記帰還用インバータ回路の出力部に接続
された帰還用ｐチャネルＭＯＳトランジスタと抵抗との
直列接続体と、から構成されている請求項１記載のＢｉ
ＣＭＯＳ集積回路。 - （３）前記帰還回路が、 入力部が前記出力端子に接続された帰還用インバータ回
路と、 ゲートが前記帰還用インバータ回路の出力部に接続され
ドレインが前記第３のバイポーラトランジスタのベース
に接続されソースが低位側電源に接続された帰還用ｎチ
ャネルＭＯＳトランジスタと、 から構成されている請求項１記載のＢｉＣＭＯＳ集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031120A JP2569861B2 (ja) | 1990-02-09 | 1990-02-09 | ＢｉＣＭＯＳ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031120A JP2569861B2 (ja) | 1990-02-09 | 1990-02-09 | ＢｉＣＭＯＳ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03235416A true JPH03235416A (ja) | 1991-10-21 |
| JP2569861B2 JP2569861B2 (ja) | 1997-01-08 |
Family
ID=12322555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2031120A Expired - Lifetime JP2569861B2 (ja) | 1990-02-09 | 1990-02-09 | ＢｉＣＭＯＳ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569861B2 (ja) |
-
1990
- 1990-02-09 JP JP2031120A patent/JP2569861B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569861B2 (ja) | 1997-01-08 |
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