JPH03216017A - ＢｉＣＭＯＳ　ＴＴＬレベル駆動回路 - Google Patents

ＢｉＣＭＯＳ　ＴＴＬレベル駆動回路

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JPH03216017A
JPH03216017A JP2273520A JP27352090A JPH03216017A JP H03216017 A JPH03216017 A JP H03216017A JP 2273520 A JP2273520 A JP 2273520A JP 27352090 A JP27352090 A JP 27352090A JP H03216017 A JPH03216017 A JP H03216017A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明はバイボーラトランジスタ及びＭＯＳトランジ
スタを利用した論理回路に関し、より詳細にはＴＴＬ論
理回路のスイッチング速度及び電力消耗を改善するため
にＭＯＳトランジスタを付加したＢｉＣＭＯＳ　　ＴＴ
Ｌレベル出力駆動回路に関するものである。
（従来の技術） 一般に、論理回路の構成にはＴＴＬ論理回路が多く使用
されている。第１図は従来のＴＴＬ論理回路におけるイ
ンバータ回路を示しているもので、上記インバータ回路
の入力端ＶＩＮに人力電圧がロウレベル状態で印加され
ると、スイッチング用トランジスタＱ１はターンオフ状
態になり、これによってスイッチング用トランジスタＱ
２のベース電位は上昇してダーリントン（　Ｄａｒ　Ｉ
　ｉｎｇｔｏｎ）回路を構成するトランジスタＱ２，Ｑ
３はターンオンされ、上記トランジスタＱ，と連結され
たスイッチング用トランジスタＱ４は上記トランジスタ
Ｑ，がターンオフされることによってターンオフ状態に
なって出力ＶＯＵＴはハイレベル状態になる。
そして、上記インバータ回路の入力端ＶＩＮにハイレベ
ルの電圧が人力されると、上記トランジスタＱ，はター
ンオンされ、これによってスイッチング用トランジスタ
Ｑ２のベース電位は下降されてダーリントン回路を構成
するトランジスタＱ２，Ｑ３はターンオフ状態になって
出力端ＶＯＵＴはロウレベル状態になる。
（発明が解決しようとする課題） しかし、このような従来のＴＴＬ論理回路は、ダーリン
トン回路を構成するトランジスタＱ２，Ｑ３と連結され
た出力端ＶＯＵＴがハイレベル状態からロウレベル状態
へ速く転換されるためには上記トランジスタＱ３のベー
ス端子に蓄積されている電荷を速く放電させなければな
らないので、上記トランジスタＱ，のベース端子に抵抗
Ｒ１を連結して接地させて使用しているが、上記トラン
ジスタＱ，がターンオン状態の時、上記抵抗Ｒ１から上
記トランジスタＱ３のベース電圧を上記抵抗Ｒ１値で分
けられた電流が持続的に流れるようになって電力消耗の
原因になるという不都合があった。
また、出力端ＶＯＵＴがロウレベル状態を維持するため
には、上記トランジスタＱ，，Ｑ４をターンオンさせる
ための飽和電圧が印加されるので、上記出力端かロウレ
ベル状態からハイレベル状聾へ変化するスイッチング時
間が遅延するという問題点があった。
この発明はこのような問題点を解決するために為された
もので、この発明の目的は、上記ＴＴＬ論理回路の入力
端にＣＭＯＳトランジスタからなる過飽和防止部を構成
し、上記ＴＴＬ論理回路の出力端に漏洩電流防止用トラ
ンジスタを設けることによって、ＴＴＬ論理回路から発
生する電力消耗を防止し、スイッチング速度が改善され
るＢｉＣＭＯＳＴＴＬレベル駆動回路を提供することに
ある。
〔発明の構成〕
（課題を解決するための手段） このような目的を達成するためのこの発明の特徴は、Ｂ
ｉＣＭＯＳ工程を利用して構成するＴＴＬ論理回路にお
いて、入力端に印加される信号によって駆動されて漏洩
電流防止信号を出力することによって、後端の過飽和状
態を制御する過飽和防止部と、上記過飽和防止部に連結
され、上記過飽和防１Ｆ郎の出力によって駆動されてス
イッチング制御信号を出力する制御部と、上記入力端、
過飽和防止部及び制御部に連結される第１、第２スイッ
チング部か互いに連結されて上記入力端に印加される信
号及び上記漏洩電流防止信号、スイッチング制御信号に
よって駆動されることによって、上記入力端に印加され
る信号による論理信号を出力するスイッチング部とから
構成されるＢＩＣＭＯＳ　　ＴＴＬレベル駆動回路にあ
る。
（実施例） 以下、この発明の実施例を添付図面を参照して詳細に説
明する。， 第２図はこの発明のＢｉ：ＣＭＯＳ　　ＴＴＬレベル出
力駆動回路図であって、ＢｉＣＭＯＳ　　ＴＴＬレベル
出力駆動回路には過飽和防止部１、制御部３及び第１、
第２スイッチング部２．４からなるスイッチング回路が
備えられる。これを具体的に説明すると、入力端ＶＩＮ
の後端に連結されて構成される第１スイッチング部２に
漏洩電流防止信号を印加し、後端に構成される制御部３
及び第２スイッチング部４の過飽和状態を防止する過飽
和防止部１は、電源ｖＣＣに連結されるハイアス用ダイ
オードＤｉ，Ｄ２を、入力端ＶＩＮに連結してインバー
タＩ１として動作するＰＭＯＳトランジスタＰ１及びＮ
ＭＯＳトランジスタＮ１のうちＰＭＯＳトランジスタＰ
１のソース側に連結することによって構成される。
上記入力端ＶＩＮと上記過飽和防止部１及び制御部３に
連結されてスイッチング作用をする第１スイッチング部
２は、上記入力端ＶＩＮ信号を反転するようにするイン
バータ■１を、上記インバータ■１の信号によって駆動
されるＰＭＯＳＩ−ランジスタＰ２に連結し、上記ＰＭ
ＯＳトランジスタＰ２はダーリントン回路を構成して上
記ＰＭＯＳトランジスタＰ２がターンオンされ、後端制
御部３の信号によって駆動されるトランジスタＱ，Ｑ６
からなる。
そして、上記第１スイッチング部２は上記トランジスタ
Ｑ６のベース側に漏洩電流防止用ＮＭＯＳトランジスタ
Ｎ２を構成して上記トランジスタＱ，のターンオフ状態
の時、上記トランジスタＱ６のベース側に蓄積された電
荷及び上記過飽和防止部１の信号によって一時的にター
ンオン状態になる。
上記入力端ＶＩＮ及び上記過飽和防止部１に連結されて
スイッチング制御信号を発生する制御部３は、上記過飽
和防止部１のＰＭＯＳトランジスタＰ１が駆動されるこ
とによって駆動するスイッチング用トランジスタＱ７を
ダイオードＤ３に連結して上記トランジスタＱ７のター
ンオンのためバイアス電圧を上昇するようになる。
また、上記第２スイッチング部４は上記制御部３のトラ
ンジスタＱ７のエミッタにスイッチング用トランジスタ
Ｑ８を連結して上記トランジスタＱ７がターンオンされ
ることによってターンオンされるようにする。そして、
上記トランジスタＱ８のベース側に入力端ＶＩＮと連結
されるＮＭＯＳトランジスタＮ３を構成して上記トラン
ジスタＱ８がオン状態からオフ状態へ変える時、上記ト
ランジスタＱ８のベースに蓄積された電荷及び入力信号
によって一時的に駆動されるようにする。
このように構成されたこの発明は、入力端ＶＩＮにハイ
レベル信号が印加されると、ＰＭＯＳトランジスタＰ１
はターンオフ状態になり、これによってトランジスタＱ
７，Ｑｓ及びＮＭＯＳトランジスタＮ１もターンオフ状
態になる。
そして、上記ハイレベルの入力信号は、インバータＩ１
によって反転されたロウレベル状態でＰＭＯＳトランジ
スタＰ２へ印加され、上記トランジスタＱ７がオフ状態
であるので、トランジスタＱ，のベース電位はハイレベ
ル状態になって上記ＰＭＯＳトランジスタＰ２及びダー
リントン回路を構成するトランジスタＱ，．Ｑ６はター
ンオン状態になり、出力端ＶＯＵＴはハイレベル信号を
出力するようになる。
しかし、上記トランジスタＱ５のエミッタ側に連結され
たＮＭＯＳトランジスタは上記過飽和防止部１のＰＭＯ
ＳトランジスタＰ１がターンオフ状態であるのでターン
オフ状態になって接地へ放電される電流は遮断されて従
来のＴＴＬ論理回路から発生される漏洩電流を防止する
ことができる。
また、上記入力端ＶＩＮかハイレベル状態からロウレヘ
ル状態へ印加されると、上記ＰＭＯＳトランジスタＰ１
はターン状態になるか、上記ＮＭＯＳトランジスタＮ１
はターンオフ状態になってトランジスタＱ７のベース電
位は上昇して過飽和状態のターンオン状態になる。しか
し上記トランジスタＱフは過飽和防止部１のダイオード
Ｄｌ，Ｄ２によって飽和の程度は減らされるようになり
、また後端のダイオードＤ３によってターンオンされる
トランジスタＱ７のベースのバイアス電圧は上昇するよ
うになってスイッチング速度が向上される。
また、上記トランジスタＱ７がターンオンされることに
よってトランジスタＱ８のベース電位が上昇して上記ト
ランジスタＱ８はターンオンされるか、上記トランジス
タＱ８のベースに連結されるＮＭＯＳトランジスタＮ３
はオフ状態であるので、上記トランジスタＱ８がターン
オンの時接地へ流れる電流は遮断されて従来のＴＴＬ論
理回路に発生する漏洩電流は防止される。
そして、上記ロウレベルの人力電圧はインハータ■１に
よってハイレヘル状態に変えられて上記ＰＭＯＳトラン
ジスタＰ２はターンオフ状態になり、これによってトラ
ンジスタＱ，．Ｑ６もターンオフ状態になって出力端は
ロウレベルを出力するようになる。
この時、上記トランジスタＱ６のターンオンの時、ベー
スに蓄積されている電荷は上記過飽和防止部１のＰＭＯ
ＳトランジスタＰ１がターンオン状態であるので、上ｉ
（３ＮＭＯＳトランジスタＮ２はターンオン状態になっ
て上記電荷は接地へ放電して上記トランジスタＱ６のス
イッチング速度は向上される。
そして、入力端ＶＩＮにロウレベルか入力される時、第
２スイッチング部４のトランジスタＱ８はターンオン状
態になって上記トランジスタＱ８のベースに電荷が蓄積
されるが、上記入力端ＶＩＮにハイレベルが印加される
時、上記トランジスタＱＢはターンオフ状態になり、Ｎ
ＭＯＳトランジスタＮ３かターンオンされることによっ
て上記電荷は接地へ放電されて上記トランジスタＱ８の
スイッチング速度は向上されることができる。
〔発明の効果〕
このようにこの発明は、従来のＴＴＬ論理回路にＣＭＯ
ＳＩ−ランジスタからなる過飽和防止部及びスイッチン
グ部に漏洩電流を防止し、出力端側のトランジスタのベ
ース側に蓄積される電荷を速く放出することのできるト
ランジスタを構成することによって、電力消耗の原因を
除去すると共にスイッチング速度を改善することのでき
る効果がある。
【図面の簡単な説明】
第１図は従来のＴＴＬ論理回路におけるインバータの回
路図、 第２図はこの発明によるＢｉＣＭＯＳ　　ＴＴＬレベル
駆動回路図である。 図面の要部に対する符号の説明 １・・過飽和防止部 ２・・・第１スイッチング部 ３・・・制御部 ４・・・第２スイッチング部 Ｒ１〜Ｒ５・・・抵抗 Ｑ１〜Ｑ８　・トランジスタ ＰＬ，Ｐ２・・・ＰＭＯＳＩ−ランジスタＮ１〜Ｎ３・
・・ＮＭＯＳトランジスタＤ１〜Ｄ３・・・ダイオード ＶＩＮ・・・入力端 ＶＯＵＴ・・・入力端 ■ＣＣ

Claims (1)

  1. 【特許請求の範囲】 １、ＢｉＣＭＯＳ工程を利用して構成するＴＴＬ論理回
    路において、 入力端に印加される信号によって駆動されて漏洩電流防
    止信号を出力することによって後端の過飽和状態を制御
    する過飽和防止部と、 上記過飽和防止部に連結され、上記過飽和防止部の出力
    によって駆動されてスイッチング制御信号を出力する制
    御部と、 上記入力端、過飽和防止部及び制御部に連結される第１
    、第２スイッチング部が互いに連結されて、上記入力端
    に印加される信号による論理信号を出力するスイッチン
    グ回路と、から構成されることを特徴とするＢｉＣＭＯ
    ＳＴＴＬレベル駆動回路。 ２、過飽和防止部は、 電源に連結されたダイオードと、上記ダイオードに連結
    されて入力端の入力信号によって駆動されるＰＭＯＳト
    ランジスタと、上記ＰＭＯＳトランジスタに連結され、
    上記入力端にゲートが連結されるＮＭＯＳトランジスタ
    とから構成される請求項１記載のＢｉＣＭＯＳＴＴＬレ
    ベル駆動回路。 ３、制御部は、 上記過飽和防止部のＰＭＯＳトランジスタがターンオン
    されることによってターンオンされるトランジスタと、
    上記トランジスタのエミッタ側と連結されて上記トラン
    ジスタのターンオン可能なバイアス電圧を上昇させるダ
    イオードとから構成される請求項１記載のＢｉＣＭＯＳ
    ＴＴＬレベル駆動回路。 ４、第１スイッチング部は、 入力側に連結されるインバータと、上記インバータに連
    結されて上記インバータの信号によって駆動して漏洩電
    流を防止するＰＭＯＳトランジスタと、上記ＰＭＯＳト
    ランジスタに連結されて上記制御部のトランジスタがタ
    ーンオフされることによってターンオン状態になるトラ
    ンジスタと、上記トランジスタのベースに連結されて上
    記過飽和防止部の信号によって駆動される漏洩電流防止
    用ＮＭＯＳトランジスタとから構成される請求項１記載
    のＢｉＣＭＯＳＴＴＬレベル駆動回路。 ５、第２スイッチング部は、 上記制御部のトランジスタがターンオンされることによ
    ってターンオンされるトランジスタと、上記トランジス
    タのベース側及び入力端に連結されて入力信号によって
    駆動されるＮＭＯＳトランジスタとから構成された請求
    項１記載のＢｉＣＭＯＳＴＴＬレベル駆動回路。
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