JPS60141016A - 出力回路 - Google Patents
出力回路Info
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- JPS60141016A JPS60141016A JP58247015A JP24701583A JPS60141016A JP S60141016 A JPS60141016 A JP S60141016A JP 58247015 A JP58247015 A JP 58247015A JP 24701583 A JP24701583 A JP 24701583A JP S60141016 A JPS60141016 A JP S60141016A
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- bipolar transistor
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明げ相補型Ｍ（Ｊ８トランジスタとバイポーラトラ
ンジスタ全組合わせた出力回路に関し、特にトランジス
タ・トランジスタ論理回路と同等の出力レベルを有する
出力回路に関する。
ンジスタ全組合わせた出力回路に関し、特にトランジス
タ・トランジスタ論理回路と同等の出力レベルを有する
出力回路に関する。
（従来技術〉
通常、相補型Ｍ（Ｊ８（以下ＣＭ（Ｊ ８と記すＨ−ラ
ンシスタの寛派駆ａ能力μバイポーラトランジスタに比
べると小ざく、ＵＭＯ８論理回路九おける出力回路で、
バイポーラトランジスタと同等の大きさのＣＭ（ＪＳト
ランジスタ？用い汎は、容量注負荷に対する極端な速度
の低下？招いてしま９０さらににＭＯ８出力回路化駆動
される回路がトランジスタ・トランジスタ論理回路（以
下ＴＴＬと記丁）である場合、Ｔ ’ｌ’ Ｌの低レベ
ル入力面、流ｆｃＭＯ８出力回路で吸収する必要があり
、電流駆動能力の制限から、一度に多くのＴ Ｔ Ｌ
’ｉ ｉ続することに困難であった。こわ全補う為（Ｃ
１出力回路のりＭＣｌ８トランジスタｒｒ同部のトラン
ジスタと比較すると極めて太＠なトランジスタを用いて
ｍ流駆動能力？確保し、’ｌ’ Ｔ Ｌ負荷に対しても
ある程度の対応が施されている。
ンシスタの寛派駆ａ能力μバイポーラトランジスタに比
べると小ざく、ＵＭＯ８論理回路九おける出力回路で、
バイポーラトランジスタと同等の大きさのＣＭ（ＪＳト
ランジスタ？用い汎は、容量注負荷に対する極端な速度
の低下？招いてしま９０さらににＭＯ８出力回路化駆動
される回路がトランジスタ・トランジスタ論理回路（以
下ＴＴＬと記丁）である場合、Ｔ ’ｌ’ Ｌの低レベ
ル入力面、流ｆｃＭＯ８出力回路で吸収する必要があり
、電流駆動能力の制限から、一度に多くのＴ Ｔ Ｌ
’ｉ ｉ続することに困難であった。こわ全補う為（Ｃ
１出力回路のりＭＣｌ８トランジスタｒｒ同部のトラン
ジスタと比較すると極めて太＠なトランジスタを用いて
ｍ流駆動能力？確保し、’ｌ’ Ｔ Ｌ負荷に対しても
ある程度の対応が施されている。
上記方法汀ゲート数の比較的少ないＣＭ（ＪＳ集積回路
においてげ出力数も少なく、あまり問題とならなかった
０しかし、近年の数千、数万ゲーＨ７集積したＬ ８１
． ＶＬＳＩ Ｖ′ｃおいてげ、出力数の増加、内部使
用トランジスタの小型化が進んでおり、大＠ｆｘトラン
ジスタ？必要とする従来の出力回路でに、回路全体電対
する出力回路の占める割合が大きくなり、集積度？低下
させ、またチップ面積の増大會招くという欠点？有して
いた。
においてげ出力数も少なく、あまり問題とならなかった
０しかし、近年の数千、数万ゲーＨ７集積したＬ ８１
． ＶＬＳＩ Ｖ′ｃおいてげ、出力数の増加、内部使
用トランジスタの小型化が進んでおり、大＠ｆｘトラン
ジスタ？必要とする従来の出力回路でに、回路全体電対
する出力回路の占める割合が大きくなり、集積度？低下
させ、またチップ面積の増大會招くという欠点？有して
いた。
一方、ｅＭＵ８出力回路にバイポーラトランジスタを付
加することｖ′ｃ、ｃす、を流躯動能力會改善し、負荷
容量による動作速度の低下を少なくした出力回路が数種
考案″：８わている○ 第１図及び第２図に従来のＣＭＵ Ｓ ／バイポーラト
ランジスタ混成出力回路のｉｔＯ例及び第２の例の回路
図″？ｌ″ある○ これらの出力回路にバイポーラトランジスタＱ１Ｂ＋
Ｑ１４あるいにＱｚ３．Ｑ２４１付加したこと化ニジ、
ＣＭＵＳ トランジスタＱ”Ｉ Ｑ１０あるい口Ｑ２１
１ Ｑ２２のみの出力回路より’ｂ［眞駆動能力。
加することｖ′ｃ、ｃす、を流躯動能力會改善し、負荷
容量による動作速度の低下を少なくした出力回路が数種
考案″：８わている○ 第１図及び第２図に従来のＣＭＵ Ｓ ／バイポーラト
ランジスタ混成出力回路のｉｔＯ例及び第２の例の回路
図″？ｌ″ある○ これらの出力回路にバイポーラトランジスタＱ１Ｂ＋
Ｑ１４あるいにＱｚ３．Ｑ２４１付加したこと化ニジ、
ＣＭＵＳ トランジスタＱ”Ｉ Ｑ１０あるい口Ｑ２１
１ Ｑ２２のみの出力回路より’ｂ［眞駆動能力。
容量ヰ負荷躯動能力において著しい改善効果全示すｏし
かしながら、付加された）（イボーラトランジスタのた
めに、出力の％註が通常のＣＭ（Ｊ Ｓ出力回路と異な
る。まず、ＣＭ（ＪＳのみで構成さシまた出力回路にお
いてに１高レベル出力電圧ＶＯＨＨ高位側軍源３と、低
レベル出力電圧”ＶＯｉ、ｐｒ、低位１ｔＩ１ｍ源４と
七わ−ぞｈはぼ等しくなるのに対し、第１図及び第２図
に示す出力回路において汀、冒しベル出力■、圧Ｖ（、
ＨｒｘバイポーラｉランジスタＱＩ８及びＱ２３のベー
ス−エミッタ間順方同電圧ＶＢＰＩだけ高位側電源３工
９低くｌす、また低レベル出力回圧ＶＯＬＨバイポーラ
トランジスタＱ１４及びＱ２４のベース−エミッタ間ｍ
ＦＥＶｕだけ低位側可諒４エリ高くなる。
かしながら、付加された）（イボーラトランジスタのた
めに、出力の％註が通常のＣＭ（Ｊ Ｓ出力回路と異な
る。まず、ＣＭ（ＪＳのみで構成さシまた出力回路にお
いてに１高レベル出力電圧ＶＯＨＨ高位側軍源３と、低
レベル出力電圧”ＶＯｉ、ｐｒ、低位１ｔＩ１ｍ源４と
七わ−ぞｈはぼ等しくなるのに対し、第１図及び第２図
に示す出力回路において汀、冒しベル出力■、圧Ｖ（、
ＨｒｘバイポーラｉランジスタＱＩ８及びＱ２３のベー
ス−エミッタ間順方同電圧ＶＢＰＩだけ高位側電源３工
９低くｌす、また低レベル出力回圧ＶＯＬＨバイポーラ
トランジスタＱ１４及びＱ２４のベース−エミッタ間ｍ
ＦＥＶｕだけ低位側可諒４エリ高くなる。
矢九ＣＭ（ＪＳｌｉ２＋路に、ＰチャネルＭ（Ｊ８トラ
ンジスタのドレインとへチャネルＭ（ＪＳトランジスタ
のドレイン？阪続して用いらね、七ねに出力回路、円部
回路とも同じＴ：ある０（ｉＥって、それぞわのＭ（Ｊ
８トランジスタのしきい値電圧ＶＴＰ ＋ ＶＰＮの和
りり高位側電源が大きい場合、入力レベルのり換わる時
点において、ＰチャネルＭ（ＪＳｉランジスタとＮチャ
ネルＭ（ＪＳトランジスタが同時化４通する。このこと
に消費車力の損失を意味するが、■、電流駆動能力小さ
いＭＵ８トランジスタでにさして問題とｒｘｙｚらない
。ところが第１図及び第２図に示す出力回路でに１互い
のＭ（Ｊδトランジスタのビレ１フ６軍流駆動能力の大
きなバイポーラトランジスタ會介して啜続さねている。
ンジスタのドレインとへチャネルＭ（ＪＳトランジスタ
のドレイン？阪続して用いらね、七ねに出力回路、円部
回路とも同じＴ：ある０（ｉＥって、それぞわのＭ（Ｊ
８トランジスタのしきい値電圧ＶＴＰ ＋ ＶＰＮの和
りり高位側電源が大きい場合、入力レベルのり換わる時
点において、ＰチャネルＭ（ＪＳｉランジスタとＮチャ
ネルＭ（ＪＳトランジスタが同時化４通する。このこと
に消費車力の損失を意味するが、■、電流駆動能力小さ
いＭＵ８トランジスタでにさして問題とｒｘｙｚらない
。ところが第１図及び第２図に示す出力回路でに１互い
のＭ（Ｊδトランジスタのビレ１フ６軍流駆動能力の大
きなバイポーラトランジスタ會介して啜続さねている。
従って、第１図の（ロ）路ｒｃおいてにトランジスタＱ
１３とＱ１４が、第２図の回路において汀トランジスタ
Ｑ２３ トＱ２４が、そわ−ぞ力上記変化時において同
時に導通し、高位側電源３から低位側電源４九太市流が
流わてし甘う。
１３とＱ１４が、第２図の回路において汀トランジスタ
Ｑ２３ トＱ２４が、そわ−ぞ力上記変化時において同
時に導通し、高位側電源３から低位側電源４九太市流が
流わてし甘う。
この工９九第１図及び第２図沁示す工うな従来のにＭ（
Ｊ８／バイポーラトランジスタ混既出力回路においてに
、電流駆動能力に重上するものの、出力電圧がしＭ（Ｊ
Ｓの定格？満足しないばかりか低レベル出力電圧Ｖｏｌ
、 ＝ ＶＢｐ、 Ｔ ６るのｒ、’ｌ”１’Ｌ〕定格
も満足せず、また消費電力の損失が大きい等の理由にエ
リ、あまり実用化九口至っていない。
Ｊ８／バイポーラトランジスタ混既出力回路においてに
、電流駆動能力に重上するものの、出力電圧がしＭ（Ｊ
Ｓの定格？満足しないばかりか低レベル出力電圧Ｖｏｌ
、 ＝ ＶＢｐ、 Ｔ ６るのｒ、’ｌ”１’Ｌ〕定格
も満足せず、また消費電力の損失が大きい等の理由にエ
リ、あまり実用化九口至っていない。
一般ｖｃ、ＣＭ（Ｊ８１ｒＸ他の論理回路、例えばＴＴ
Ｌなどに比べると、低消費電力、雑音余裕度が太きい等
の利点Ｔｈｅしている反面、動作速度が遅い。
Ｌなどに比べると、低消費電力、雑音余裕度が太きい等
の利点Ｔｈｅしている反面、動作速度が遅い。
ｗＬ流駆ｗＪ能力が小さいという欠点を有しているので
、ティジタル機器の設計において、そわぞ力の論理回路
の利点？牛カす／Ｃ（１，ＣＭＵ Ｓ トｉ’ ｉ’
Ｌや他の論理回路とを混用することが好ましい０そＣで
、最近でＱ、ＣＭ（ＪＳと混用することの最も多いとみ
られる’ｌ’ Ｔ Ｌ范対して、′ｌ′１”Ｉ、−ＣＭ
（ＪＳのインターフエース？容易に↑べくＣＭＵＳの入
力面、圧規格＝１ ’ｉ”ｉ°Ｌ出力九合致するよう化
設定できる製品が多く見られる工う九１つたＯこのこと
に、逆に、ｅＭＵｓ ｔｖ 出力ｒｓ Ｔ Ｔ Ｌレベ
ル出力でもよいこと全意味しており、ＴＭ、Ｒ駆動能力
、容景註負荷駆動能力ｆ０優ねている汁ＣＭ（Ｊ８−’
ｌ’ｌ’Ｌ、 にＭすＳ−ＣＭＵＳのインターフェース
？容易にする。
、ティジタル機器の設計において、そわぞ力の論理回路
の利点？牛カす／Ｃ（１，ＣＭＵ Ｓ トｉ’ ｉ’
Ｌや他の論理回路とを混用することが好ましい０そＣで
、最近でＱ、ＣＭ（ＪＳと混用することの最も多いとみ
られる’ｌ’ Ｔ Ｌ范対して、′ｌ′１”Ｉ、−ＣＭ
（ＪＳのインターフエース？容易に↑べくＣＭＵＳの入
力面、圧規格＝１ ’ｉ”ｉ°Ｌ出力九合致するよう化
設定できる製品が多く見られる工う九１つたＯこのこと
に、逆に、ｅＭＵｓ ｔｖ 出力ｒｓ Ｔ Ｔ Ｌレベ
ル出力でもよいこと全意味しており、ＴＭ、Ｒ駆動能力
、容景註負荷駆動能力ｆ０優ねている汁ＣＭ（Ｊ８−’
ｌ’ｌ’Ｌ、 にＭすＳ−ＣＭＵＳのインターフェース
？容易にする。
しかしながら、前述のエウｒｃ、ＣＭＯ８出力回路げＮ
流駆動能力？大きくし工つとすると極めて大きい占有面
ｓｔを必要とする欠点があジ、またＣＭ（Ｊ８／バイポ
ーラトランジスタ混成出力回路Ｄ［猟駆動能力に大きい
ものの、出力電圧がＣＭ（Ｊ８の定格會満足しないばか
りかＴ Ｔ Ｌの定格も満足せず、低レベル出力の’］
−”１’ Ｌ ｒｃ対して不整合であり、炭化出力トラ
ンジスタの同時導通による消費電力の損失が大きいとい
つ欠点がある○ （発明の目的） 本発明の目的に、上記欠点？除去し、占有面積が小さく
てしかもＮｍ駆動能力が高く、かつ’ｌ”ｌ’ｌ。
流駆動能力？大きくし工つとすると極めて大きい占有面
ｓｔを必要とする欠点があジ、またＣＭ（Ｊ８／バイポ
ーラトランジスタ混成出力回路Ｄ［猟駆動能力に大きい
ものの、出力電圧がＣＭ（Ｊ８の定格會満足しないばか
りかＴ Ｔ Ｌの定格も満足せず、低レベル出力の’］
−”１’ Ｌ ｒｃ対して不整合であり、炭化出力トラ
ンジスタの同時導通による消費電力の損失が大きいとい
つ欠点がある○ （発明の目的） 本発明の目的に、上記欠点？除去し、占有面積が小さく
てしかもＮｍ駆動能力が高く、かつ’ｌ”ｌ’ｌ。
出力レベルケ満足する出力回路全提供すること九（発明
の構成） 本発明の出力回路に、借号入力端十と−ゲートがｗ紀信
号入力端十范勤続しソースが高可位側電源ニ吸続したＰ
チャネルＭ（ＪＳＩ−ランジスタと、ＰＩ Ｐ ｆヤネ
ルＭ（Ｊ８トランジスタのドレイン九一端が阪続する抵
抗と、ゲートが前記信号入力端すに接続しソースが低電
位側ｗＬ源（（、ｆｉＪ絖しドレインが前記抵抗の他端
ｒｃＨ続するＮ鵞ネルＭすＳトランジスタと、ベースが
前記ＮチャンネルＭ（ＪＳｈＳトランジスタレインと抵
抗との接続点に陵続し前記へチャネルＭ（ＪＳトランジ
スタのドレインの電位が高レベル時に得通し低レベル時
１’Ｃ遮断されるＦｌのバイポーラトランジスタと、該
第ｌのバイポーラトランジスタのエミッタｆｃベースが
眼続しエミッタが限地される第２のバイポーラトランジ
スタと、Ｆｍ記ｉｔのバイポーラトランジスタのコレク
タと…ｉｇｃ８第２のバイポーラトランジスタのコレク
タ間にダーリントン咲絖された第３及び第４のバイポー
ラトランジスタと、該第４のバイポーラトランジスタの
エミッタと前記第２のノくイボーラトランジスタのコレ
クタとの接続点から引出される信号出力端子と？含んで
構成される。
の構成） 本発明の出力回路に、借号入力端十と−ゲートがｗ紀信
号入力端十范勤続しソースが高可位側電源ニ吸続したＰ
チャネルＭ（ＪＳＩ−ランジスタと、ＰＩ Ｐ ｆヤネ
ルＭ（Ｊ８トランジスタのドレイン九一端が阪続する抵
抗と、ゲートが前記信号入力端すに接続しソースが低電
位側ｗＬ源（（、ｆｉＪ絖しドレインが前記抵抗の他端
ｒｃＨ続するＮ鵞ネルＭすＳトランジスタと、ベースが
前記ＮチャンネルＭ（ＪＳｈＳトランジスタレインと抵
抗との接続点に陵続し前記へチャネルＭ（ＪＳトランジ
スタのドレインの電位が高レベル時に得通し低レベル時
１’Ｃ遮断されるＦｌのバイポーラトランジスタと、該
第ｌのバイポーラトランジスタのエミッタｆｃベースが
眼続しエミッタが限地される第２のバイポーラトランジ
スタと、Ｆｍ記ｉｔのバイポーラトランジスタのコレク
タと…ｉｇｃ８第２のバイポーラトランジスタのコレク
タ間にダーリントン咲絖された第３及び第４のバイポー
ラトランジスタと、該第４のバイポーラトランジスタの
エミッタと前記第２のノくイボーラトランジスタのコレ
クタとの接続点から引出される信号出力端子と？含んで
構成される。
（実施例）
仄に、本発明の実施例九ついて図面？用いて説明する。
第３図ａ本発明の一実施例の回路図である。
この実施例ａ、信号入力端士１と、ゲートが信号入力端
す１ｖｃＩｉ続レンースが高℃位側可源３に接続したＰ
チャネルＭ（Ｊ８トランジスタＱ３１ ト、このＰｆヤ
ネルＭ（ＪＳトランジスタＱ３１のドレイン端す３４厄
一端が接続する抵抗比ｌと、ゲートが信号入力端すｌｖ
ｃ吸続しソースが低■位側軍源４に接続しドレインが抵
抗Ｒ１の他端に阪続するＮチャネルＭ（ＪＳトランジス
タＱ３２と、ベースがＮチャンネルＭ（Ｊ８トランジス
タＱ３２のドレインと抵抗比１との接続点３：ｌＣ啜続
しＮチャネルＭＯＳトランジスタＱ３２のドレインの電
位が高レベル時に導通し低レベル時に遮断されるｉｌの
ノくイボーラトランジスタＱａ３と、このｉＢｌのバイ
ポーラトランジスタＱ３３のエミッタ九ベースが接続し
エミッタが啜地される第２のバイポーラトランジスタＱ
３４と、第１のバイポーラトランジスタＱ３１のコレク
タと第２のバイポーラトランジスタＱ３２のコレクタ間
范ダーリントン阪続された第３及び第４のバイポーラト
ランジスタＱ３５１ Ｑ３６と、第４のバイポーラトラ
ンジスタＱ３６のエミッタと第２のバイポーラトランジ
スタＱ３４のコレクタとの接続点から引出される信号出
力端子２と？含んで構成される。
す１ｖｃＩｉ続レンースが高℃位側可源３に接続したＰ
チャネルＭ（Ｊ８トランジスタＱ３１ ト、このＰｆヤ
ネルＭ（ＪＳトランジスタＱ３１のドレイン端す３４厄
一端が接続する抵抗比ｌと、ゲートが信号入力端すｌｖ
ｃ吸続しソースが低■位側軍源４に接続しドレインが抵
抗Ｒ１の他端に阪続するＮチャネルＭ（ＪＳトランジス
タＱ３２と、ベースがＮチャンネルＭ（Ｊ８トランジス
タＱ３２のドレインと抵抗比１との接続点３：ｌＣ啜続
しＮチャネルＭＯＳトランジスタＱ３２のドレインの電
位が高レベル時に導通し低レベル時に遮断されるｉｌの
ノくイボーラトランジスタＱａ３と、このｉＢｌのバイ
ポーラトランジスタＱ３３のエミッタ九ベースが接続し
エミッタが啜地される第２のバイポーラトランジスタＱ
３４と、第１のバイポーラトランジスタＱ３１のコレク
タと第２のバイポーラトランジスタＱ３２のコレクタ間
范ダーリントン阪続された第３及び第４のバイポーラト
ランジスタＱ３５１ Ｑ３６と、第４のバイポーラトラ
ンジスタＱ３６のエミッタと第２のバイポーラトランジ
スタＱ３４のコレクタとの接続点から引出される信号出
力端子２と？含んで構成される。
次に、この実施例の動作について説明する。
信号入力端すｌ［高レベル入力電圧が印加さｈると、Ｐ
チャネルＭＵ’８トランジスタＱ３＋ｒｒｍ断。
チャネルＭＵ’８トランジスタＱ３＋ｒｒｍ断。
ＮチャネルＭ（ＪＳトランジスタＱ３２ｔａｓ通し、接
続点３３の回位ａ低位側市源４とほぼ等しくなる○この
ため、第１及び第２のバイポーラトランジスタＱ３３
、Ｑ１１４ ｒＩ遮断され、またダーリントン接続され
た第３及び第４のバイポーラトランジスタＱ” ＋ Ｑ
３６ ｒ［抵抗ｋＬｓｌ／Ｃ，Ｌｒ）４通し、侶ＭＩｔ
ｌ力端−ｆ−２げ高位側爾源３から第３及び第４のトラ
ンジスタＱｓｓ、ＱａａノＩＩＦｔ方回！圧ノｆＯ（ｚ
２Ｖｎｇ） ｆｆ１ｕＬ引いたレベルＶＯＨ” ｖ３２
ＶＢＦｌを示す。この状態に通常のＴ Ｔ Ｌ ｖｃお
ける高レベル出力回路と完全に同一である。
続点３３の回位ａ低位側市源４とほぼ等しくなる○この
ため、第１及び第２のバイポーラトランジスタＱ３３
、Ｑ１１４ ｒＩ遮断され、またダーリントン接続され
た第３及び第４のバイポーラトランジスタＱ” ＋ Ｑ
３６ ｒ［抵抗ｋＬｓｌ／Ｃ，Ｌｒ）４通し、侶ＭＩｔ
ｌ力端−ｆ−２げ高位側爾源３から第３及び第４のトラ
ンジスタＱｓｓ、ＱａａノＩＩＦｔ方回！圧ノｆＯ（ｚ
２Ｖｎｇ） ｆｆ１ｕＬ引いたレベルＶＯＨ” ｖ３２
ＶＢＦｌを示す。この状態に通常のＴ Ｔ Ｌ ｖｃお
ける高レベル出力回路と完全に同一である。
次范、信号入力端す１が低レベル九変化すると、Ｎチャ
ネルＭ（Ｊ８トランジスタＱ”ｒｔｍ断、ＰチャネルＭ
（Ｊ８トランジスタＱ３ｔｒｒ４通し、トランジスタＱ
３１のドレイン端す３４ｒｉ高位側電源３まで上昇する
。第１のトランジスタＱａｓ ｔ４ Ｍ （Ｊ ８ ト
ランジスタＱ３１のドレイン電流曵工Ｖ、抵抗）（＋１
？介して駆ＷｔｊＪされるＯＦｌのトランジスタＱ３３
が導通すること厖エリ、第２のトランジスタＱ３４が導
通、第４のトランジスタＱ３ｇが遮断し、信号出力端す
２に低レベル出力回圧ＶＯＬ ＝ＶＯＥＱ３４ ｖｃ切
換わる。この状態に通常の’１”ｌ’ Ｌにおける低レ
ベル出力回路と完全に同一である０尚、抵抗ＲＩＤａ１
のトランジスタＱ３３のベース電流の制御のため九挿入
されている。
ネルＭ（Ｊ８トランジスタＱ”ｒｔｍ断、ＰチャネルＭ
（Ｊ８トランジスタＱ３ｔｒｒ４通し、トランジスタＱ
３１のドレイン端す３４ｒｉ高位側電源３まで上昇する
。第１のトランジスタＱａｓ ｔ４ Ｍ （Ｊ ８ ト
ランジスタＱ３１のドレイン電流曵工Ｖ、抵抗）（＋１
？介して駆ＷｔｊＪされるＯＦｌのトランジスタＱ３３
が導通すること厖エリ、第２のトランジスタＱ３４が導
通、第４のトランジスタＱ３ｇが遮断し、信号出力端す
２に低レベル出力回圧ＶＯＬ ＝ＶＯＥＱ３４ ｖｃ切
換わる。この状態に通常の’１”ｌ’ Ｌにおける低レ
ベル出力回路と完全に同一である０尚、抵抗ＲＩＤａ１
のトランジスタＱ３３のベース電流の制御のため九挿入
されている。
上記の説明丸おいて、トランジスタＱ３４１及ヒＱ３６
が導通するとき、トランジスタＱ３３ 、Ｑｓｓ カ有
する駆ａｉｉｒ：流のそわぞれｈＦＲ倍近くの駆動能力
全持って負荷容ｔＣＬ？放電また汀光逼すること屹ｌＯ
１出力の応答に急峻に行なわ力る０この動作もまた通常
のＴ ’ｌ’ Ｌ出力回路と完全化同一である。
が導通するとき、トランジスタＱ３３ 、Ｑｓｓ カ有
する駆ａｉｉｒ：流のそわぞれｈＦＲ倍近くの駆動能力
全持って負荷容ｔＣＬ？放電また汀光逼すること屹ｌＯ
１出力の応答に急峻に行なわ力る０この動作もまた通常
のＴ ’ｌ’ Ｌ出力回路と完全化同一である。
本発明の出力回路１’ｆｆ、ｉ４のトランジスタＱａＧ
？除く丁べてのバイポーラトランジスタに対し、飽和ケ
防止するため、これらのトランジスタのペース−コレク
タ間九８ＢＤ（ｙヨットキ・バリア・ダイオード）クラ
ンプされたトランジスタ？用いて構成された出力回路ｒ
ｃも適用されることａ言うまでもない。
？除く丁べてのバイポーラトランジスタに対し、飽和ケ
防止するため、これらのトランジスタのペース−コレク
タ間九８ＢＤ（ｙヨットキ・バリア・ダイオード）クラ
ンプされたトランジスタ？用いて構成された出力回路ｒ
ｃも適用されることａ言うまでもない。
（発明の効果）
以上詳細に説明したように、本発明電工れば、占有面積
が小さく、従ってチップ面積が小さく、しか′％、電流
駆動能力が大きく完全ｖｃ ’ｌ”Ｐ Ｌレベルの出力
電圧會有する出力回路が得られる。
が小さく、従ってチップ面積が小さく、しか′％、電流
駆動能力が大きく完全ｖｃ ’ｌ”Ｐ Ｌレベルの出力
電圧會有する出力回路が得られる。
ｉｌ図に従来のＣＭ（Ｊ８／バイポーラトランジスタ混
成出力回路の第１の例の回路図、第２図ａ従来のＣＭＵ
Ｓ／バイポーラトランジスタ混成出力回路の第２の例の
回路図、第３図ｒ［Ｘ発明の一実施例の回路図゛である
。 ■・・・信号入力端す、２・・・信号出力端子、３・・
・高電位側市源、４・・・低電位側電源（吸地）、３３
・・・啜続点、３４・・・ドレイン端す、にＬ°°”負
句谷坩・す１゜Ｑ２１１ Ｑ３１・・・・・・Ｐチャネ
ルＭすＳトランジスタ、Ｑ１２．Ｑ、２２．Ｑ３２・・
・・・・ＮチャネルＭ（ＪＳトランジスタ、Ｑ１３１
Ｑ＋４１ Ｑ２３Ｉ Ｑ２４・・・・・・バイポーラト
ランジスタ、Ｑｓｓ・・・ｉｌのバイポーラトランジス
タ、Ｑ３４・・・第２のバイポーラトランジスタ、Ｑｓ
ｓ・・・第３のバイポーラトランジスタ、Ｑ３６・・・
第４のバイポーラトランジスタ、）Ｌ１〜Ｒ５・・・・
・・ 抵抗。
成出力回路の第１の例の回路図、第２図ａ従来のＣＭＵ
Ｓ／バイポーラトランジスタ混成出力回路の第２の例の
回路図、第３図ｒ［Ｘ発明の一実施例の回路図゛である
。 ■・・・信号入力端す、２・・・信号出力端子、３・・
・高電位側市源、４・・・低電位側電源（吸地）、３３
・・・啜続点、３４・・・ドレイン端す、にＬ°°”負
句谷坩・す１゜Ｑ２１１ Ｑ３１・・・・・・Ｐチャネ
ルＭすＳトランジスタ、Ｑ１２．Ｑ、２２．Ｑ３２・・
・・・・ＮチャネルＭ（ＪＳトランジスタ、Ｑ１３１
Ｑ＋４１ Ｑ２３Ｉ Ｑ２４・・・・・・バイポーラト
ランジスタ、Ｑｓｓ・・・ｉｌのバイポーラトランジス
タ、Ｑ３４・・・第２のバイポーラトランジスタ、Ｑｓ
ｓ・・・第３のバイポーラトランジスタ、Ｑ３６・・・
第４のバイポーラトランジスタ、）Ｌ１〜Ｒ５・・・・
・・ 抵抗。
Claims (1)
- 信号入力端すと、ゲートが前記信号入力端すに吸続しソ
ースが高電位側電源に咲続したＰチャネ＋ＭＵＳトラン
ジスタと、該ＰチャネルＭｕｓトランジスタのドレイン
に一端が阪続する抵抗と、ゲートが前記偏号入力端十＋
Ｃ４続しソースが低電位側電源ｉｃ咲続しドレインが前
記抵抗の他端九咲続するヘチャネルＭ（ＪＳトランジス
タと、ペースが前記へチャンネルＭ（ＪＳトランジスタ
のドレインと抵抗との吸続点に咲続し前記へチャネルＭ
ＵＳトランジスタのドレインの電位が高レベル時に導通
し低レベル時化遮断される第１のバイポーラトランジス
タと、該ｉｔのバイポーラトランジスタのエミッタｔＯ
ベースが隈続しエミッタが康地される第２のバイポーラ
トランジスタと、前０己第１のバイポーラトランジスタ
のコレクタと前記第２のバイポーラトランジスタのコレ
クタ間ｒｃダーリントン啜続された第３及び第４のバイ
ポーラトランジスタと、該第４のバイポーラトランジス
タのエミッタと前記第２のバイポーラトランジスタのコ
レクタとの啜続点から引出される信号出力端すとを含む
ことを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247015A JPS60141016A (ja) | 1983-12-28 | 1983-12-28 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247015A JPS60141016A (ja) | 1983-12-28 | 1983-12-28 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60141016A true JPS60141016A (ja) | 1985-07-26 |
Family
ID=17157123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247015A Pending JPS60141016A (ja) | 1983-12-28 | 1983-12-28 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60141016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2656749A1 (fr) * | 1989-12-29 | 1991-07-05 | Samsung Electronics Co Ltd | Dispositif a transistors bicmos pour la commande de circuits logiques ttl. |
-
1983
- 1983-12-28 JP JP58247015A patent/JPS60141016A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2656749A1 (fr) * | 1989-12-29 | 1991-07-05 | Samsung Electronics Co Ltd | Dispositif a transistors bicmos pour la commande de circuits logiques ttl. |
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