JPH0290808A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0290808A
JPH0290808A JP63242813A JP24281388A JPH0290808A JP H0290808 A JPH0290808 A JP H0290808A JP 63242813 A JP63242813 A JP 63242813A JP 24281388 A JP24281388 A JP 24281388A JP H0290808 A JPH0290808 A JP H0290808A
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JP
Japan
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npn
base
input
collector
output terminal
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Application number
JP63242813A
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English (en)
Inventor
Norie Hanaoka
花岡 令枝
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野1 本発明は、相補型絶縁ゲート電界効果トランジスタ(以
下単にCMO3と称す)及びバイポーラトランジスタか
らなる高速で低消費電力の半導体集積回路装置の改良に
関する。
[発明の概要1 本発明は、2個のNPNバイボーラトランジス夕を、電
源端子と接地端子間に直列接続した出力段と、CMO3
論理回路から成る入力段とで構成された複合論理回路(
以下単にバイポーラ・CMOS 71合論理回路と称す
)において、出力端子と入力段のN型絶縁ゲート電界効
果トランジスタ(以下単にNMO5と称す)のドレイン
との間に抵抗を設けることにより、スイッチング動作時
に電源端子と接地端子の間で流れる電流(以下単に貫通
電流と称す)を減らして低消費電力化をはかるとともに
、高速な出力立下り時間を実現するものである。
[従来の技術] 従来のバイポーラ・CMO5複合論理回路は、特開昭5
9−11034で開示されているもので例えば第2図に
示すようなインパークが一般的に用いられている。同図
において人力13が0”レベルの時、P型絶縁ゲート電
界効果トランジスタ(以下PMO3と称す)10がオン
となりNMO820がオフとなる。このとき第1のバイ
ポーラNPNトランジスタ30(以下単にNPN30と
称す)のベース電位が上昇し、第1のNPN30はオン
となり第2のNPN40は抵抗60を介してベース、エ
ミッタ間が短絡されてオフとなるので、第1のN P 
N 30のエミッタ電流は負荷を充電し出力18は°°
1°゛レベルとなる。入力13が°°l゛°レベルの時
、PMOSIOがオフとなりNMOS 20がオンとな
る。したがって、第1のNPN30はオフとなり、第2
のNPN40のベース、コレクタ間はNMOS 20を
介して短絡されるので第2のNPN40のベースには出
力18から電流が供給され、第2のNPN40はオンと
なり、出力18は゛0°°レベルとなる。
以上のように、CMO5回路からなる論理回路と、2個
のバイポーラトランジスタを直列接続してCMO3回路
の相補出力を前記バイポーラトランジスタのベースに供
給することにより、CMO8回路の低消費電力特性と、
バイポーラ回路の高駆動能力を兼ねそなえた論理回路が
実現できる。
[発明が解決しようとする課題) しかし、前述の従来技術では、入力端子13が、°゛0
°゛0°゛レベルl゛レベルに変化する過度状態c以下
入力立上り時と称す)において、NMO520が導通し
はじめて、出力端子18の電位が下がりはじめると、そ
れまでソースとドレイン間が同電位でオフしていたPM
OSIOが導通しはじめ、トレイン電流I PIが流れ
るaIp+はNPN30のベース電流1.を供給し、出
力端子18が°゛1°°1°°レベル0°゛0°゛レベ
ルるとともに、抵抗50によって、NPN30のベース
とエミッタ間電圧は増えつづけ、NPN40が飽和して
NMOS 20がオフするまで、■、は流れ続ける。従
って、導通しているNPN40と同程度のコレクタ電流
T elがNPN30にも流れるため、2つのNPNト
ランジスタは、入力立上り時に同様に導通し、数mAに
及ぶ貫通電流が流れてしまうという問題点があった。
入力端子13が゛°l°゛レベルから“°0”レベルに
変化する過度状態(以下入力立下り時と称す)において
も、出力端子18からNMOS 20に流れこむ電流が
、NPN40のベース電流を供給し、NPN40に、N
PN30と同程度のコレクタ電流が流れ、入力立上り時
と同様、数mAに及ぶ貫通電流が流れてしまうという問
題点があった。
また、入力立上り時においては、出力端子18の電位が
NPN40のベース電位17と同電位まで下がって、N
PN40が飽和すると、NMO320はオフし、PMO
SIOのドレイン電流■2は、出力端子18に流れ込む
、従って、出力端子18は、第3図の電圧対時間特性に
破線で示すように、0”レベルに立下がりにくくなり、
その後PMOS I Oがオフしはじめて、NPN30
も飽和し、NPN30とNPN40のベースにたまった
電荷が引き抜かれている間、出力端子18も、NPN4
0のベース電位17とともにだらだらと下がり続ける。
これは、出力立下り時間が遅くなるばかりでなく、次段
にMOSゲートが接続された場合、下がりきらない電圧
△Vが、次段のNMO3のしきい電圧より高くなり、次
段のNMO5が、PMO5と同時にオンして、誤動作を
生するという問題点があった。
そこで、本発明は、このような問題点を解決するもので
あり、その目的とするところは、入力立上り時において
も高速で、かつ低消費電力のバイポーラ・CMO3複合
論理回路を提供することにある。
[課題を解決するための手段] 本発明による半導体集積回路装置は、CMOS・バイポ
ーラ複合論理回路において、ソースが、NPNバイポー
ラトランジスタのベースに接続されているNMOSのド
レインと、出力端子すなわち前記バイポーラトランジス
タのコレクタとの間に抵抗を設けることを特徴とする。
[実 施 例1 以下に本発明の一実施例を説明する。
第1図は、本発明の一実施例になるインパークである。
同図において、コレクタが出力端子18に、エミッタが
固定電位端子(GND)に接続される第2のNPNバイ
ポーラトランジスタ40(以下単にNPN40と称す)
のコレクタと、ゲートが入力端子13、ソースがNPN
40のベースに接続される第2のNMOS 20のドレ
インとの間には、抵抗70が設けられている。第3図の
実線は、本実施例の入力端子13、出力端子18の入力
立上り時の電位の時間変化を示したものである。
入力立上り時、NMOS 20が導通しはじめて出力端
子18から電流I2が流れ込むとき、抵抗70の両端の
電位差は、NPN30のベースとエミッタ間を逆バイア
スして、NPN30をオフにするとともに、ベースにた
まっていた電荷が引き抜かれる。従って、NPN30の
コレクタ電流は、はとんど流れず、貫通電流としては、
PMOSIOを流れるドレイン電流のみとなり、従来例
の10分の1程度まで、低消費電力化が可能である。
入力立下り時には、抵抗70が、NMOS 20のドレ
インと出力端子18の間にあるため、従来例のように出
力端子から電流が流れこむことはなく、逆にPMOSI
Oのトレイン電流が出力端子に流れこ、む、従ってNP
N40のベース電流としては、PMOSIOのドレイン
電流の一部が供給されるだけで、NPN40を流れるコ
レクタ電流は、従来例の半分程度におさ^られる。
また、入力立上り時に出力端子18とNPN40のベー
ス電位が同電位となって、NPN40が飽和した場合で
も抵抗70により、NMOS 20のドレイン19の電
位は、ソース21の電位よりも高くなり、NMOS20
は導通しつづける。
従って、第3図の実線に示すように、出力電圧は、高速
に゛0°゛レベルに立下がる。
第4図は、本発明の他の実施例である0本実施例は、第
1図に示す実施例1における抵抗60を、第2のN型絶
縁ゲート電界効果トランジスタ80(以下端にNMOS
80と称す)に置換した例でありNMOS80のゲート
は、第1のNPN30のベースに、ドレイン及びソース
は、それぞれ第2のNPN40のベースとエミッタに接
続される。
ここで、入力13が°゛0”レベルになってNPN40
がオフになる時、NPN40の蓄積電荷は、NPN80
を介して引き抜かれる。
本実施例によれば、抵抗のかわりにNMO5を使用する
ので、面積が小さくでき、高集積化ができるという効果
がある。
第5図、第6図には、本発明による2人力NOR回路と
2人力NAND回路を示したが、−1ilQのに人力N
OR回路(K≧2)、及びに入力NAND回路(K≧2
)についても本発明は適用できる。
[発明の効果] 以上述べたように本発明によれば、次のような効果が得
られる。
(1)CMO5・バイポーラ複合論理回路において、出
力端子と1人力段のNMO5のドレインとの間に抵抗を
設けることにより、入力立上り時に、高速に出力電圧な
°゛0°゛0°゛レベルらせることができるという効果
を有する。
(2)入力立上り時の貫通電流が、CMO5のドレイン
電流のみとなり、コレクタ電流が貫通電流となる従来例
に比して10分の1程度まで低消費電力化が実現できる
という効果を有する。
(3)入力立上り時において、出力電圧が高速に立下が
るため、次段のMOSゲートが誤動作するのを防ぐこと
ができ、これは、低電源電圧時においても、安定に動作
するCMOS・バイポーラ複合論理回路を実現できると
いう効果を有する。
【図面の簡単な説明】
第1図は1本発明の一実施例なる、CMOS・バイポー
ラ複合インパーク回路図、第2図は、従来例のCMOS
・バイポーラ複合インバータ回路図である。また、第3
図は入力立上り時の入力電圧と出力電圧の時間に対する
変化を、本発明と従来例で比較した図である。第4図、
第5図、第6図は、本発明の他の実施例なるCMOS・
バイポーラ複合論理回路図である。 ・NMO5I−ランジスク 30.40・・・・・・NPNトランジスタ50.60
.70・・・抵抗 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉(他1名)lO190
,100・・PMO3)−ランジスタ20、 80、1
10.120 寛2I!l 箋を目 嘆  輸 儲:3 図 冒4 邑 島5図

Claims (3)

    【特許請求の範囲】
  1. (1)コレクタが電源端子に、エミッタが出力端子に接
    続される第1のNPNバイポーラトランジスタと、コレ
    クタが上記出力端子に、エミッタが固定電位端子に接続
    される第2のNPNバイポーラトランジスタと、ゲート
    が入力端子に、ソース及びドレインがそれぞれ上記第1
    のNPNバイポーラトランジスタのコレクタとベースと
    に接続されるP型絶縁ゲート電界効果トランジスタと、
    ゲートが上記入力端子に、ソースが上記第2のNPNバ
    イポーラトランジスタのベースに接続されるN型絶縁ゲ
    ート電界効果トランジスタとを具備し、上記N型絶縁ゲ
    ート電界効果トランジスタのドレインと、上記第2のN
    PNバイポーラトランジスタのコレクタとの間に抵抗を
    設けることを特徴とする半導体集積回路装置。
  2. (2)上記第2のNPNバイポーラトランジスタのベー
    スとエミッタとの間に、抵抗を設けることを特徴とする
    請求項1記載の半導体集積回路装置。
  3. (3)ゲートが上記第1のNPNバイポーラトランジス
    タのベースに、ドレイン及びソースがそれぞれ上記第2
    のNPNバイポーラトランジスタのベースとエミッタと
    に接続される第2のN型電界効果トランジスタを具備す
    ることを特徴とする請求項1記載の半導体集積回路装置
JP63242813A 1988-09-28 1988-09-28 半導体集積回路装置 Pending JPH0290808A (ja)

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JPH0290808A true JPH0290808A (ja) 1990-03-30

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ID=17094671

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637625A (ja) * 1992-05-01 1994-02-10 Samsung Electron Co Ltd バイcmosのインバータ集積回路

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* Cited by examiner, † Cited by third party
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JPH0637625A (ja) * 1992-05-01 1994-02-10 Samsung Electron Co Ltd バイcmosのインバータ集積回路

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