JPH0290808A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、相補型絶縁ゲート電界効果トランジスタ（以
下単にＣＭＯ３と称す）及びバイポーラトランジスタか
らなる高速で低消費電力の半導体集積回路装置の改良に
関する。

［発明の概要１ 本発明は、２個のＮＰＮバイボーラトランジス夕を、電
源端子と接地端子間に直列接続した出力段と、ＣＭＯ３
論理回路から成る入力段とで構成された複合論理回路（
以下単にバイポーラ・ＣＭＯＳ　７１合論理回路と称す
）において、出力端子と入力段のＮ型絶縁ゲート電界効
果トランジスタ（以下単にＮＭＯ５と称す）のドレイン
との間に抵抗を設けることにより、スイッチング動作時
に電源端子と接地端子の間で流れる電流（以下単に貫通
電流と称す）を減らして低消費電力化をはかるとともに
、高速な出力立下り時間を実現するものである。

［従来の技術］ 従来のバイポーラ・ＣＭＯ５複合論理回路は、特開昭５
９−１１０３４で開示されているもので例えば第２図に
示すようなインパークが一般的に用いられている。同図
において人力１３が０”レベルの時、Ｐ型絶縁ゲート電
界効果トランジスタ（以下ＰＭＯ３と称す）１０がオン
となりＮＭＯ８２０がオフとなる。このとき第１のバイ
ポーラＮＰＮトランジスタ３０（以下単にＮＰＮ３０と
称す）のベース電位が上昇し、第１のＮＰＮ３０はオン
となり第２のＮＰＮ４０は抵抗６０を介してベース、エ
ミッタ間が短絡されてオフとなるので、第１のＮ　Ｐ　
Ｎ　３０のエミッタ電流は負荷を充電し出力１８は°°
１°゛レベルとなる。入力１３が°°ｌ゛°レベルの時
、ＰＭＯＳＩＯがオフとなりＮＭＯＳ　２０がオンとな
る。したがって、第１のＮＰＮ３０はオフとなり、第２
のＮＰＮ４０のベース、コレクタ間はＮＭＯＳ　２０を
介して短絡されるので第２のＮＰＮ４０のベースには出
力１８から電流が供給され、第２のＮＰＮ４０はオンと
なり、出力１８は゛０°°レベルとなる。

以上のように、ＣＭＯ５回路からなる論理回路と、２個
のバイポーラトランジスタを直列接続してＣＭＯ３回路
の相補出力を前記バイポーラトランジスタのベースに供
給することにより、ＣＭＯ８回路の低消費電力特性と、
バイポーラ回路の高駆動能力を兼ねそなえた論理回路が
実現できる。

［発明が解決しようとする課題） しかし、前述の従来技術では、入力端子１３が、°゛０
°゛０°゛レベルｌ゛レベルに変化する過度状態ｃ以下
入力立上り時と称す）において、ＮＭＯ５２０が導通し
はじめて、出力端子１８の電位が下がりはじめると、そ
れまでソースとドレイン間が同電位でオフしていたＰＭ
ＯＳＩＯが導通しはじめ、トレイン電流Ｉ　ＰＩが流れ
るａＩｐ＋はＮＰＮ３０のベース電流１．を供給し、出
力端子１８が°゛１°°１°°レベル０°゛０°゛レベ
ルるとともに、抵抗５０によって、ＮＰＮ３０のベース
とエミッタ間電圧は増えつづけ、ＮＰＮ４０が飽和して
ＮＭＯＳ　２０がオフするまで、■、は流れ続ける。従
って、導通しているＮＰＮ４０と同程度のコレクタ電流
Ｔ　ｅｌがＮＰＮ３０にも流れるため、２つのＮＰＮト
ランジスタは、入力立上り時に同様に導通し、数ｍＡに
及ぶ貫通電流が流れてしまうという問題点があった。

入力端子１３が゛°ｌ°゛レベルから“°０”レベルに
変化する過度状態（以下入力立下り時と称す）において
も、出力端子１８からＮＭＯＳ　２０に流れこむ電流が
、ＮＰＮ４０のベース電流を供給し、ＮＰＮ４０に、Ｎ
ＰＮ３０と同程度のコレクタ電流が流れ、入力立上り時
と同様、数ｍＡに及ぶ貫通電流が流れてしまうという問
題点があった。

また、入力立上り時においては、出力端子１８の電位が
ＮＰＮ４０のベース電位１７と同電位まで下がって、Ｎ
ＰＮ４０が飽和すると、ＮＭＯ３２０はオフし、ＰＭＯ
ＳＩＯのドレイン電流■２は、出力端子１８に流れ込む
、従って、出力端子１８は、第３図の電圧対時間特性に
破線で示すように、０”レベルに立下がりにくくなり、
その後ＰＭＯＳ　Ｉ　Ｏがオフしはじめて、ＮＰＮ３０
も飽和し、ＮＰＮ３０とＮＰＮ４０のベースにたまった
電荷が引き抜かれている間、出力端子１８も、ＮＰＮ４
０のベース電位１７とともにだらだらと下がり続ける。

これは、出力立下り時間が遅くなるばかりでなく、次段
にＭＯＳゲートが接続された場合、下がりきらない電圧
△Ｖが、次段のＮＭＯ３のしきい電圧より高くなり、次
段のＮＭＯ５が、ＰＭＯ５と同時にオンして、誤動作を
生するという問題点があった。

そこで、本発明は、このような問題点を解決するもので
あり、その目的とするところは、入力立上り時において
も高速で、かつ低消費電力のバイポーラ・ＣＭＯ３複合
論理回路を提供することにある。

［課題を解決するための手段］ 本発明による半導体集積回路装置は、ＣＭＯＳ・バイポ
ーラ複合論理回路において、ソースが、ＮＰＮバイポー
ラトランジスタのベースに接続されているＮＭＯＳのド
レインと、出力端子すなわち前記バイポーラトランジス
タのコレクタとの間に抵抗を設けることを特徴とする。

［実　施　例１ 以下に本発明の一実施例を説明する。

第１図は、本発明の一実施例になるインパークである。

同図において、コレクタが出力端子１８に、エミッタが
固定電位端子（ＧＮＤ）に接続される第２のＮＰＮバイ
ポーラトランジスタ４０（以下単にＮＰＮ４０と称す）
のコレクタと、ゲートが入力端子１３、ソースがＮＰＮ
４０のベースに接続される第２のＮＭＯＳ　２０のドレ
インとの間には、抵抗７０が設けられている。第３図の
実線は、本実施例の入力端子１３、出力端子１８の入力
立上り時の電位の時間変化を示したものである。

入力立上り時、ＮＭＯＳ　２０が導通しはじめて出力端
子１８から電流Ｉ２が流れ込むとき、抵抗７０の両端の
電位差は、ＮＰＮ３０のベースとエミッタ間を逆バイア
スして、ＮＰＮ３０をオフにするとともに、ベースにた
まっていた電荷が引き抜かれる。従って、ＮＰＮ３０の
コレクタ電流は、はとんど流れず、貫通電流としては、
ＰＭＯＳＩＯを流れるドレイン電流のみとなり、従来例
の１０分の１程度まで、低消費電力化が可能である。

入力立下り時には、抵抗７０が、ＮＭＯＳ　２０のドレ
インと出力端子１８の間にあるため、従来例のように出
力端子から電流が流れこむことはなく、逆にＰＭＯＳＩ
Ｏのトレイン電流が出力端子に流れこ、む、従ってＮＰ
Ｎ４０のベース電流としては、ＰＭＯＳＩＯのドレイン
電流の一部が供給されるだけで、ＮＰＮ４０を流れるコ
レクタ電流は、従来例の半分程度におさ＾られる。

また、入力立上り時に出力端子１８とＮＰＮ４０のベー
ス電位が同電位となって、ＮＰＮ４０が飽和した場合で
も抵抗７０により、ＮＭＯＳ　２０のドレイン１９の電
位は、ソース２１の電位よりも高くなり、ＮＭＯＳ２０
は導通しつづける。

従って、第３図の実線に示すように、出力電圧は、高速
に゛０°゛レベルに立下がる。

第４図は、本発明の他の実施例である０本実施例は、第
１図に示す実施例１における抵抗６０を、第２のＮ型絶
縁ゲート電界効果トランジスタ８０（以下端にＮＭＯＳ
８０と称す）に置換した例でありＮＭＯＳ８０のゲート
は、第１のＮＰＮ３０のベースに、ドレイン及びソース
は、それぞれ第２のＮＰＮ４０のベースとエミッタに接
続される。

ここで、入力１３が°゛０”レベルになってＮＰＮ４０
がオフになる時、ＮＰＮ４０の蓄積電荷は、ＮＰＮ８０
を介して引き抜かれる。

本実施例によれば、抵抗のかわりにＮＭＯ５を使用する
ので、面積が小さくでき、高集積化ができるという効果
がある。

第５図、第６図には、本発明による２人力ＮＯＲ回路と
２人力ＮＡＮＤ回路を示したが、−１ｉｌＱのに人力Ｎ
ＯＲ回路（Ｋ≧２）、及びに入力ＮＡＮＤ回路（Ｋ≧２
）についても本発明は適用できる。

［発明の効果］ 以上述べたように本発明によれば、次のような効果が得
られる。

（１）ＣＭＯ５・バイポーラ複合論理回路において、出
力端子と１人力段のＮＭＯ５のドレインとの間に抵抗を
設けることにより、入力立上り時に、高速に出力電圧な
°゛０°゛０°゛レベルらせることができるという効果
を有する。

（２）入力立上り時の貫通電流が、ＣＭＯ５のドレイン
電流のみとなり、コレクタ電流が貫通電流となる従来例
に比して１０分の１程度まで低消費電力化が実現できる
という効果を有する。

（３）入力立上り時において、出力電圧が高速に立下が
るため、次段のＭＯＳゲートが誤動作するのを防ぐこと
ができ、これは、低電源電圧時においても、安定に動作
するＣＭＯＳ・バイポーラ複合論理回路を実現できると
いう効果を有する。

【図面の簡単な説明】

第１図は１本発明の一実施例なる、ＣＭＯＳ・バイポー
ラ複合インパーク回路図、第２図は、従来例のＣＭＯＳ
・バイポーラ複合インバータ回路図である。また、第３
図は入力立上り時の入力電圧と出力電圧の時間に対する
変化を、本発明と従来例で比較した図である。第４図、
第５図、第６図は、本発明の他の実施例なるＣＭＯＳ・
バイポーラ複合論理回路図である。 ・ＮＭＯ５Ｉ−ランジスク ３０．４０・・・・・・ＮＰＮトランジスタ５０．６０
．７０・・・抵抗 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　上　柳　雅　誉（他１名）ｌＯ１９０
，１００・・ＰＭＯ３）−ランジスタ２０、　８０、１
１０．１２０ 寛２Ｉ！ｌ 箋を目 嘆　　輸 儲：３　図 冒４ 邑 島５図

Claims (3)

【特許請求の範囲】
1. （１）コレクタが電源端子に、エミッタが出力端子に接
   続される第１のＮＰＮバイポーラトランジスタと、コレ
   クタが上記出力端子に、エミッタが固定電位端子に接続
   される第２のＮＰＮバイポーラトランジスタと、ゲート
   が入力端子に、ソース及びドレインがそれぞれ上記第１
   のＮＰＮバイポーラトランジスタのコレクタとベースと
   に接続されるＰ型絶縁ゲート電界効果トランジスタと、
   ゲートが上記入力端子に、ソースが上記第２のＮＰＮバ
   イポーラトランジスタのベースに接続されるＮ型絶縁ゲ
   ート電界効果トランジスタとを具備し、上記Ｎ型絶縁ゲ
   ート電界効果トランジスタのドレインと、上記第２のＮ
   ＰＮバイポーラトランジスタのコレクタとの間に抵抗を
   設けることを特徴とする半導体集積回路装置。
2. （２）上記第２のＮＰＮバイポーラトランジスタのベー
   スとエミッタとの間に、抵抗を設けることを特徴とする
   請求項１記載の半導体集積回路装置。
3. （３）ゲートが上記第１のＮＰＮバイポーラトランジス
   タのベースに、ドレイン及びソースがそれぞれ上記第２
   のＮＰＮバイポーラトランジスタのベースとエミッタと
   に接続される第２のＮ型電界効果トランジスタを具備す
   ることを特徴とする請求項１記載の半導体集積回路装置
   。