JPH03280713A - ＢｉＣＭＯＳ論理ゲート回路 - Google Patents
ＢｉＣＭＯＳ論理ゲート回路Info
- Publication number
- JPH03280713A JPH03280713A JP2082729A JP8272990A JPH03280713A JP H03280713 A JPH03280713 A JP H03280713A JP 2082729 A JP2082729 A JP 2082729A JP 8272990 A JP8272990 A JP 8272990A JP H03280713 A JPH03280713 A JP H03280713A
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- Japan
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- base
- npn bipolar
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- logic gate
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- Pending
Links
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- 230000007423 decrease Effects 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 5
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 3
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
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Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＢ ｉ ＣＭＯ８論理ゲート回路に関する。
従来のＢ ｉＣＭＯ３論理ゲート回路は、インバータを
例に説明すると第５図の回路図に示すように、入力３０
７をゲート電極に接続したＰチャネルＭＯ３ＦＥＴ （
以下ＭＯＳＦＥＴという）３０１とＮチャネルＭＯ８Ｆ
ＥＴ （以下ＮＭＯＳＦＥＴという）３０２により構成
されるＣＭＯＳインバータ３０３と、ＣＭＯＳインバー
タ３０３の出力を受けるプルアップ側のＮＰＮバイポー
ラトランジスタ３０４と、プルダウン側ＮＰＮバイポー
ラトランジスタ３０５と、ＢｉＣＭＯＳ論理ゲート回路
の出力３０８とＮＰＮバイポーラトランジスター３０５
のベースとの間に、入力３０７をゲート電極に接続した
ＮＭＯＳＦＥＴ３０６を接続し、ＰＭＯＳＦＥＴの基板
電位は電源電圧に、ＮＭＯ８ＦＥＴの基板電位は接地に
接続されて構成される。なお、抵抗３０９は入力３０７
が低電位に変った際に、ＮＰＮバイポーラトランジスタ
３０５のベースに蓄積された電荷を放電し、ＮＰＮバイ
ポーラトランジスタ３０５を速やかにオフ状態にするた
めにある。
例に説明すると第５図の回路図に示すように、入力３０
７をゲート電極に接続したＰチャネルＭＯ３ＦＥＴ （
以下ＭＯＳＦＥＴという）３０１とＮチャネルＭＯ８Ｆ
ＥＴ （以下ＮＭＯＳＦＥＴという）３０２により構成
されるＣＭＯＳインバータ３０３と、ＣＭＯＳインバー
タ３０３の出力を受けるプルアップ側のＮＰＮバイポー
ラトランジスタ３０４と、プルダウン側ＮＰＮバイポー
ラトランジスタ３０５と、ＢｉＣＭＯＳ論理ゲート回路
の出力３０８とＮＰＮバイポーラトランジスター３０５
のベースとの間に、入力３０７をゲート電極に接続した
ＮＭＯＳＦＥＴ３０６を接続し、ＰＭＯＳＦＥＴの基板
電位は電源電圧に、ＮＭＯ８ＦＥＴの基板電位は接地に
接続されて構成される。なお、抵抗３０９は入力３０７
が低電位に変った際に、ＮＰＮバイポーラトランジスタ
３０５のベースに蓄積された電荷を放電し、ＮＰＮバイ
ポーラトランジスタ３０５を速やかにオフ状態にするた
めにある。
上述した従来のＢｉＣ，ＭＯＳ論理ゲート回路は、供給
電圧をスゲ・−・リング［７た場合に、論理ゲー１、回
路の遅延時間が大きく増大するという欠点がある。すな
わち、入力が高レベルになるとＮＭＯ８ＦＥＴ３０６が
導通状態となり、プルダウン側ＮＰＮバイポーラトラン
ジスター３０５が順方向ダイオード接続状態どな・−）
て負荷容量に蓄えられた電荷を放電するが、その際に１
ヘランジスタ−３０５のペースエミッタ間組み込み電圧
によりＮＭＯ８ＦＥＴ３０６にバックバイアスがかかり
、基板バイアス効果によってトレイン電流が減少し、Ｎ
ＰＮバイポーラトランジスタ３０５のエミッタ電流も減
少し、電荷の放電時間が増大する。この組み込み電圧は
電源電圧や入力電圧等によらず一定であるために、電源
電圧をスケーリングするにし。
電圧をスゲ・−・リング［７た場合に、論理ゲー１、回
路の遅延時間が大きく増大するという欠点がある。すな
わち、入力が高レベルになるとＮＭＯ８ＦＥＴ３０６が
導通状態となり、プルダウン側ＮＰＮバイポーラトラン
ジスター３０５が順方向ダイオード接続状態どな・−）
て負荷容量に蓄えられた電荷を放電するが、その際に１
ヘランジスタ−３０５のペースエミッタ間組み込み電圧
によりＮＭＯ８ＦＥＴ３０６にバックバイアスがかかり
、基板バイアス効果によってトレイン電流が減少し、Ｎ
ＰＮバイポーラトランジスタ３０５のエミッタ電流も減
少し、電荷の放電時間が増大する。この組み込み電圧は
電源電圧や入力電圧等によらず一定であるために、電源
電圧をスケーリングするにし。
たがってその影響が大きくなる。例えば第６図の特性図
に示ずようにＢ ｉＣＭＯＳインバー・夕の遅延時間の
電源電圧依存性を示すが電源電圧が３Ｖ程度以下になる
と遅延時間が急激に増大していることがわかる。
に示ずようにＢ ｉＣＭＯＳインバー・夕の遅延時間の
電源電圧依存性を示すが電源電圧が３Ｖ程度以下になる
と遅延時間が急激に増大していることがわかる。
本発明のＢ ｉ ＣＭＯ３論・理ゲ・−１−回路番、ｔ
ＢｉＣＭＯＳ論理ゲート回路の出力に設けられたプルダ
ウン側ＮＰＮバイポーラＩ−ランシスターのコレクタと
ベースとの間にスイッチ形態で接続される少なくとも１
個のＮチャネルＭＯＳＦＥＴの基板電極が自らのソース
電極に接続されていることを特徴とする。
ＢｉＣＭＯＳ論理ゲート回路の出力に設けられたプルダ
ウン側ＮＰＮバイポーラＩ−ランシスターのコレクタと
ベースとの間にスイッチ形態で接続される少なくとも１
個のＮチャネルＭＯＳＦＥＴの基板電極が自らのソース
電極に接続されていることを特徴とする。
ｒ実施例〕
次に図面を参照して本発明を説明する６第１２図は本発
明の第１の実施例の回路図である。第１図の実施例は入
力１０フをゲート電極に接続したＰＭＯＳＦＥＴ１０２
とＮ Ｍ ＯＳ Ｆ Ｅ Ｔ１０３により構成されるＣ
ＭＯＳインバータ回路１０４と、ＣＭＯＳインバータ］
０４の出力を受けるプルアップ側のＮＰＮバイポーラ１
−ランシスター１０５と、プルダウン側ＮＰＮバイポー
ラトランジスター１０６と、Ｂ ｉ ＣＭＯＳインバー
タ回路の出力１０７とトランジスター１０６のベースの
間に、入力をゲート電極に接続しかつ基板電位を自分の
ソースノード１０８に接続したＮＭＯ３Ｆ Ｅ Ｔ １
０９とベース電荷放電用抵抗］、 １．２とが接続され
て構成されている。入力が高レベルになるとＮＭＯＳＦ
ＥＴ１０９が導通状態となり、プルダウン側ＮＰＮバイ
ポーラトランジスター１０６が順方向ダイオード接続状
態となって負荷容量に蓄えられた電荷を放電する。その
際、ＮＰＮバイポーラトランジスター１０６のペースエ
ミッタ間組み込み電圧によりソースノード１０８はこの
組み込み電圧の電位になるが、ＮＭＯＳＦＥＴ】０９の
基板電位は自分のソースノード１０８に接続されている
のでＮＭＯＳＦＥＴＩ Ｏ９にはバックバイアスがかか
らず、基板バイアス効果によるドレイン電流の減少はな
い。従って、ＮＰＮバイポーラＩ・ランシスター１０６
のエミッタ電流も減少せず、負荷容量に蓄積された電荷
の放電時間も増大しない。この組み込み電圧は電源電圧
や入力電圧等によらず一定であるために、電源電圧をス
ケーリングするに従ってその影響は大きくなるものの、
第２図の従来技術と本発明のＢ１ＣＭＯＳインバータの
遅延時間の電源電圧依存性を比較して示す特性図のよう
に、従来技術のＢ１ＣＭＯＳインバータの遅延時間１１
０に比べると、本発明のＢ ｉ ＣＭＯＳインバータの
遅延時間１］、】の増大量は小さい。
明の第１の実施例の回路図である。第１図の実施例は入
力１０フをゲート電極に接続したＰＭＯＳＦＥＴ１０２
とＮ Ｍ ＯＳ Ｆ Ｅ Ｔ１０３により構成されるＣ
ＭＯＳインバータ回路１０４と、ＣＭＯＳインバータ］
０４の出力を受けるプルアップ側のＮＰＮバイポーラ１
−ランシスター１０５と、プルダウン側ＮＰＮバイポー
ラトランジスター１０６と、Ｂ ｉ ＣＭＯＳインバー
タ回路の出力１０７とトランジスター１０６のベースの
間に、入力をゲート電極に接続しかつ基板電位を自分の
ソースノード１０８に接続したＮＭＯ３Ｆ Ｅ Ｔ １
０９とベース電荷放電用抵抗］、 １．２とが接続され
て構成されている。入力が高レベルになるとＮＭＯＳＦ
ＥＴ１０９が導通状態となり、プルダウン側ＮＰＮバイ
ポーラトランジスター１０６が順方向ダイオード接続状
態となって負荷容量に蓄えられた電荷を放電する。その
際、ＮＰＮバイポーラトランジスター１０６のペースエ
ミッタ間組み込み電圧によりソースノード１０８はこの
組み込み電圧の電位になるが、ＮＭＯＳＦＥＴ】０９の
基板電位は自分のソースノード１０８に接続されている
のでＮＭＯＳＦＥＴＩ Ｏ９にはバックバイアスがかか
らず、基板バイアス効果によるドレイン電流の減少はな
い。従って、ＮＰＮバイポーラＩ・ランシスター１０６
のエミッタ電流も減少せず、負荷容量に蓄積された電荷
の放電時間も増大しない。この組み込み電圧は電源電圧
や入力電圧等によらず一定であるために、電源電圧をス
ケーリングするに従ってその影響は大きくなるものの、
第２図の従来技術と本発明のＢ１ＣＭＯＳインバータの
遅延時間の電源電圧依存性を比較して示す特性図のよう
に、従来技術のＢ１ＣＭＯＳインバータの遅延時間１１
０に比べると、本発明のＢ ｉ ＣＭＯＳインバータの
遅延時間１］、】の増大量は小さい。
次に、本発明の第２の実施例を第３図により説明する２
２人力のＣＭＯ３ＮＡＮＤゲートの場合には、第１の入
力２０１をゲーＩ・電極に接続したＰＭＯ８ＦＥＴ２０
２とＮＭＯ８ＦＥ”ｒ”２０３、第２の入力２０４をゲ
ート電極に接続したＰＭＯ８ＦＥＴ２０５とＮＭＯＳＦ
ＥＴ２０６により構成されるＣＭＯ３ＮＡＮＤゲー）−
２０７と、ＣＭＯ３ＮＡＮＤゲート２０７の出力を受け
るプルアップ側のＮＰＮバイポーラトランジスター２０
８と、プルダウン側ＮＰＮバイポーラトランジスター２
０９・と、Ｂ１ＣＭＯＳ２人力ＮＡＮＤの出力２１４と
ＮＰＮバイポーラトランジスター２０９のベースの間に
接続されている第１及び第２の入力をそれぞれのゲー？
−を極に接続し、かつ基板電位がそれぞれの自分のソー
スノード２１０、及び２１１に接続されなＮＭＯＳＦＥ
Ｔ２１２．２１３と、ベース電荷放電用抵抗２１７によ
り構成されている。２人力ＮＡＮＤゲートの場合には、
両方の入力が高レベルになった場合に、ＮＭＯ３ＦＥＴ
２１２，２１３が導通状態となるが、どちらのＮＭＯ３
ＦＥＴもバックバイアスがかからないのでドレイン電流
の減少は起きない。なお、第２の実施例では、プルダウ
ン側のＮＰＮバイポーラトランジスターと出力との間に
接続されるＮＭＯ３ＦＥＴが縦積みの場合に、それぞれ
のＮＭＯ８ＦＥＴの基板電位をそれぞれのソースノード
に接続しているが、これでは各ＮＭＯ８ＦＥＴを形成し
ているところのＰウェルと呼ばれる島状Ｐ型不純物拡散
層領域を独立させ、かつソースノードとの接続配線をと
らねばならないので集積度が劣化する。そこで、第２の
実施例の集積度をよくするために第４図に示す様に、従
積みのＮＭＯＳＦＥＴ基板電位は共通して、一番プルダ
ウン側のＮＰＮバイポーラトランジスターに近いＮＭＯ
ＳＦＥＴ２１４Ａのソースノード２１５でとるようにす
れば集積度の点では有利になる。ただし、ＮＭＯ６ＦＥ
Ｔ２１４以外のＮＭＯ３ＦＥＴにはバックバイアスがか
かるために遅延時間は増大する。
２人力のＣＭＯ３ＮＡＮＤゲートの場合には、第１の入
力２０１をゲーＩ・電極に接続したＰＭＯ８ＦＥＴ２０
２とＮＭＯ８ＦＥ”ｒ”２０３、第２の入力２０４をゲ
ート電極に接続したＰＭＯ８ＦＥＴ２０５とＮＭＯＳＦ
ＥＴ２０６により構成されるＣＭＯ３ＮＡＮＤゲー）−
２０７と、ＣＭＯ３ＮＡＮＤゲート２０７の出力を受け
るプルアップ側のＮＰＮバイポーラトランジスター２０
８と、プルダウン側ＮＰＮバイポーラトランジスター２
０９・と、Ｂ１ＣＭＯＳ２人力ＮＡＮＤの出力２１４と
ＮＰＮバイポーラトランジスター２０９のベースの間に
接続されている第１及び第２の入力をそれぞれのゲー？
−を極に接続し、かつ基板電位がそれぞれの自分のソー
スノード２１０、及び２１１に接続されなＮＭＯＳＦＥ
Ｔ２１２．２１３と、ベース電荷放電用抵抗２１７によ
り構成されている。２人力ＮＡＮＤゲートの場合には、
両方の入力が高レベルになった場合に、ＮＭＯ３ＦＥＴ
２１２，２１３が導通状態となるが、どちらのＮＭＯ３
ＦＥＴもバックバイアスがかからないのでドレイン電流
の減少は起きない。なお、第２の実施例では、プルダウ
ン側のＮＰＮバイポーラトランジスターと出力との間に
接続されるＮＭＯ３ＦＥＴが縦積みの場合に、それぞれ
のＮＭＯ８ＦＥＴの基板電位をそれぞれのソースノード
に接続しているが、これでは各ＮＭＯ８ＦＥＴを形成し
ているところのＰウェルと呼ばれる島状Ｐ型不純物拡散
層領域を独立させ、かつソースノードとの接続配線をと
らねばならないので集積度が劣化する。そこで、第２の
実施例の集積度をよくするために第４図に示す様に、従
積みのＮＭＯＳＦＥＴ基板電位は共通して、一番プルダ
ウン側のＮＰＮバイポーラトランジスターに近いＮＭＯ
ＳＦＥＴ２１４Ａのソースノード２１５でとるようにす
れば集積度の点では有利になる。ただし、ＮＭＯ６ＦＥ
Ｔ２１４以外のＮＭＯ３ＦＥＴにはバックバイアスがか
かるために遅延時間は増大する。
以上説明したように本発明は電源電圧をスケーリングし
ても、プルダウン側ＮＰＮバイポーラトランジスタのコ
レクタ、ベース間に接続されるＮＭＯ３ＦＥＴの基板電
極を自らのソース電極に接続することにより、ＢｉＣＭ
ＯＳ論理ゲート回路の遅延時間の増大量を小さく抑える
効果を有する。
ても、プルダウン側ＮＰＮバイポーラトランジスタのコ
レクタ、ベース間に接続されるＮＭＯ３ＦＥＴの基板電
極を自らのソース電極に接続することにより、ＢｉＣＭ
ＯＳ論理ゲート回路の遅延時間の増大量を小さく抑える
効果を有する。
第１図は本発明の第１の実施例の回路図、第２図は本実
施例と従来例を比較する特性図、第３図、第４図は本発
明の第２の実施例の回路図、第５図及び第６図は従来例
の回路図および特性図である。 １０１．３０７・・・入力、２０１．２０４・・・第１
および第２の入力、１０２，２０２，２０５，３０１・
・・ＰＭＯ３ＦＥＴ、１０３，１０９，２０３゜２０６
、 ２１２． ２１３． ２１４． ３０２． ３０６
・・・ＮＭＯ３ＦＥＴ、 １０４． ３０３・・・ＣＭ
ＯＳインバータ、１０５，１０６，２０８，２０９゜３
０４．３０５・・・ＮＰＮバイボータトランジスタ、１
０７．２１４，３０８・・・出力、１０８，２１０゜２
１１．２１５・・・ソースノード、２０７・・・ＣＭ○
５ＮＡＮＡＤゲート、１１２，２１７．３０９・・・抵
抗。
施例と従来例を比較する特性図、第３図、第４図は本発
明の第２の実施例の回路図、第５図及び第６図は従来例
の回路図および特性図である。 １０１．３０７・・・入力、２０１．２０４・・・第１
および第２の入力、１０２，２０２，２０５，３０１・
・・ＰＭＯ３ＦＥＴ、１０３，１０９，２０３゜２０６
、 ２１２． ２１３． ２１４． ３０２． ３０６
・・・ＮＭＯ３ＦＥＴ、 １０４． ３０３・・・ＣＭ
ＯＳインバータ、１０５，１０６，２０８，２０９゜３
０４．３０５・・・ＮＰＮバイボータトランジスタ、１
０７．２１４，３０８・・・出力、１０８，２１０゜２
１１．２１５・・・ソースノード、２０７・・・ＣＭ○
５ＮＡＮＡＤゲート、１１２，２１７．３０９・・・抵
抗。
Claims (1)
- ＢｉＣＭＯＳ論理ゲート回路の出力に設けられたプル
ダウン側ＮＰＮバイポーラトランジスターのコレクタと
ベースとの間にスイッチ形態で接続される少なくとも１
個のＮチャネルＭＯＳＦＥＴの基板電極が自らのソース
電極に接続されていることを特徴とするＢｉＣＭＯＳ論
理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082729A JPH03280713A (ja) | 1990-03-29 | 1990-03-29 | ＢｉＣＭＯＳ論理ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2082729A JPH03280713A (ja) | 1990-03-29 | 1990-03-29 | ＢｉＣＭＯＳ論理ゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280713A true JPH03280713A (ja) | 1991-12-11 |
Family
ID=13782514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2082729A Pending JPH03280713A (ja) | 1990-03-29 | 1990-03-29 | ＢｉＣＭＯＳ論理ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03280713A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043619A (ja) * | 1990-04-20 | 1992-01-08 | Toshiba Corp | 半導体集積回路 |
-
1990
- 1990-03-29 JP JP2082729A patent/JPH03280713A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043619A (ja) * | 1990-04-20 | 1992-01-08 | Toshiba Corp | 半導体集積回路 |
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