JPH05122054A - ＢｉＣＭＯＳ論理ゲート回路 - Google Patents
ＢｉＣＭＯＳ論理ゲート回路Info
- Publication number
- JPH05122054A JPH05122054A JP3283294A JP28329491A JPH05122054A JP H05122054 A JPH05122054 A JP H05122054A JP 3283294 A JP3283294 A JP 3283294A JP 28329491 A JP28329491 A JP 28329491A JP H05122054 A JPH05122054 A JP H05122054A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- bipolar transistor
- gate circuit
- logic gate
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 電源電圧低下時の遅延時間の増大を防止した
ＢｉＣＭＯＳ論理ゲート回路を実現する。 【構成】 ＣＭＯＳ論理ゲート回路部としてのＣＭＯＳ
２入力ナンド回路１１５の出力１１０ａを受けて、負荷
容量１０５の放電動作を行うＮＰＮバイポーラトランジ
スタ１０４のコレクタとベース間を、基板電位をソース
にセルフバイアスされたＰチャネルＭＯＳトランジスタ
１１３でスイッチ形式に接続する。 【効果】 放電時に出力電圧が下がっていっても、しき
い値電圧の基板バイアス効果による低下が発生せず、遅
延時間の増大を防止する。
ＢｉＣＭＯＳ論理ゲート回路を実現する。 【構成】 ＣＭＯＳ論理ゲート回路部としてのＣＭＯＳ
２入力ナンド回路１１５の出力１１０ａを受けて、負荷
容量１０５の放電動作を行うＮＰＮバイポーラトランジ
スタ１０４のコレクタとベース間を、基板電位をソース
にセルフバイアスされたＰチャネルＭＯＳトランジスタ
１１３でスイッチ形式に接続する。 【効果】 放電時に出力電圧が下がっていっても、しき
い値電圧の基板バイアス効果による低下が発生せず、遅
延時間の増大を防止する。
Description
【０００１】
【産業上の利用分野】本発明は、電子回路に利用され、
特に、ＢｉＣＭＯＳ論理ゲート回路の回路構成に関す
る。
特に、ＢｉＣＭＯＳ論理ゲート回路の回路構成に関す
る。
【０００２】
【従来の技術】従来のＢｉＣＭＯＳ論理ゲート回路につ
いて、２入力ナンド回路を例にとり説明する。
いて、２入力ナンド回路を例にとり説明する。
【０００３】図４に示すように、ＢｉＣＭＯＳ論理ゲー
ト回路は、ＣＭＯＳ論理ゲート回路であるＣＭＯＳ２入
力ナンド回路１１５と、負荷駆動用のＮＰＮバイポーラ
トランジスタ１０３および１０４とを含んで構成され
る。ここで、電源ＶＣＣ側に接続されるＮＰＮバイポー
ラトランジスタ１０３は負荷容量１０５を充電し、接地
電位ＧＮＤ側のＮＰＮバイポーラトランジスタ１０４は
放電するためのものである。また、出力１１１とＮＰＮ
バイポーラトランジスタ１０４のベース１１２の間に直
列接続されたＮチャネルＭＯＳトランジスタ１０１およ
び１０２は、ＣＭＯＳ２入力ナンド回路１１５の中のＮ
チャネルＭＯＳトランジスタ１０８および１０９と同じ
構成になっている。
ト回路は、ＣＭＯＳ論理ゲート回路であるＣＭＯＳ２入
力ナンド回路１１５と、負荷駆動用のＮＰＮバイポーラ
トランジスタ１０３および１０４とを含んで構成され
る。ここで、電源ＶＣＣ側に接続されるＮＰＮバイポー
ラトランジスタ１０３は負荷容量１０５を充電し、接地
電位ＧＮＤ側のＮＰＮバイポーラトランジスタ１０４は
放電するためのものである。また、出力１１１とＮＰＮ
バイポーラトランジスタ１０４のベース１１２の間に直
列接続されたＮチャネルＭＯＳトランジスタ１０１およ
び１０２は、ＣＭＯＳ２入力ナンド回路１１５の中のＮ
チャネルＭＯＳトランジスタ１０８および１０９と同じ
構成になっている。
【０００４】次に、この従来例の動作を説明する。第一
の入力１２０と、第二の入力１２１に共に高電位が加わ
ると、ＣＭＯＳ２入力ナンド回路１１５内のＮチャネル
ＭＯＳトランジスタ１０８および１０９は両方共接続状
態となり、ＰチャネルＭＯＳトランジスタ１３１および
１３２はいずれも断続状態となって、ＣＭＯＳ２入力ナ
ンド回路１１５の出力１１０には接地電位が出力される
ので、ＮＰＮバイポーラトランジスタ１０３は断続状態
になる。一方、ＮチャネルＭＯＳトランジスタ１０１お
よび１０２は共に接続状態となり、ＮＰＮバイポーラト
ランジスタ１０４のコレクタである出力１１１とベース
１１２を短絡するので、ＮＰＮバイポーラトランジスタ
１０４はダイオード接続となって、負荷容量１０５を放
電する。
の入力１２０と、第二の入力１２１に共に高電位が加わ
ると、ＣＭＯＳ２入力ナンド回路１１５内のＮチャネル
ＭＯＳトランジスタ１０８および１０９は両方共接続状
態となり、ＰチャネルＭＯＳトランジスタ１３１および
１３２はいずれも断続状態となって、ＣＭＯＳ２入力ナ
ンド回路１１５の出力１１０には接地電位が出力される
ので、ＮＰＮバイポーラトランジスタ１０３は断続状態
になる。一方、ＮチャネルＭＯＳトランジスタ１０１お
よび１０２は共に接続状態となり、ＮＰＮバイポーラト
ランジスタ１０４のコレクタである出力１１１とベース
１１２を短絡するので、ＮＰＮバイポーラトランジスタ
１０４はダイオード接続となって、負荷容量１０５を放
電する。
【０００５】次に、入力の少なくともどちらか一方が低
電位になると、ＣＭＯＳ２入力ナンド回路１１５の出力
１１０は高電位を出力するので、ＮＰＮバイポーラトラ
ンジスタ１０３は接続状態となる。一方、ＮチャネルＭ
ＯＳトランジスタ１０８および１０９の少なくともどち
らか一方が断続状態となり、ＮＰＮバイポーラトランジ
スタ１０４のコレクタである出力１１１とベース１１２
は断続状態となり、寄生容量に蓄えられていた電荷は抵
抗１１４を流れて放電されるので、ＮＰＮバイポーラト
ランジスタ１０４のベース１１２は接地となり、ＮＰＮ
バイポーラトランジスタ１０４は断続状態となって負荷
容量１０５は充電される。
電位になると、ＣＭＯＳ２入力ナンド回路１１５の出力
１１０は高電位を出力するので、ＮＰＮバイポーラトラ
ンジスタ１０３は接続状態となる。一方、ＮチャネルＭ
ＯＳトランジスタ１０８および１０９の少なくともどち
らか一方が断続状態となり、ＮＰＮバイポーラトランジ
スタ１０４のコレクタである出力１１１とベース１１２
は断続状態となり、寄生容量に蓄えられていた電荷は抵
抗１１４を流れて放電されるので、ＮＰＮバイポーラト
ランジスタ１０４のベース１１２は接地となり、ＮＰＮ
バイポーラトランジスタ１０４は断続状態となって負荷
容量１０５は充電される。
【０００６】このように、ＢｉＣＭＯＳ論理ゲート回路
は、駆動力の大きいバイポーラトランジスタが負荷の充
放電を行うので、負荷が大きい場合動作速度がＣＭＯＳ
論理ゲート回路よりも速くなる利点をもつ。
は、駆動力の大きいバイポーラトランジスタが負荷の充
放電を行うので、負荷が大きい場合動作速度がＣＭＯＳ
論理ゲート回路よりも速くなる利点をもつ。
【０００７】
【発明が解決しようとする課題】この従来のＢｉＣＭＯ
Ｓ論理ゲート回路では、電源電圧が下がったときに動作
速度が遅くなる欠点がある。
Ｓ論理ゲート回路では、電源電圧が下がったときに動作
速度が遅くなる欠点がある。
【０００８】その理由は、入力が両方とも高電位にな
り、ＮチャネルＭＯＳトランジスタ１０１および１０２
が接続状態になって、ベースに電流が流れ出すと、ＮＰ
Ｎバイポーラトランジスタ１０４のベースエミッタ間に
組み込み電圧が発生する。ＮチャネルＭＯＳトランジス
タ１０１および１０２の基板電位は接地電位なので、Ｎ
チャネルＭＯＳトランジスタ１０１および１０２のドレ
イン電流は基板バイアス効果により減少し、ＮＰＮバイ
ポーラトランジスタ１０４の駆動力が下がり、負荷容量
１０５の放電時間が増大する。
り、ＮチャネルＭＯＳトランジスタ１０１および１０２
が接続状態になって、ベースに電流が流れ出すと、ＮＰ
Ｎバイポーラトランジスタ１０４のベースエミッタ間に
組み込み電圧が発生する。ＮチャネルＭＯＳトランジス
タ１０１および１０２の基板電位は接地電位なので、Ｎ
チャネルＭＯＳトランジスタ１０１および１０２のドレ
イン電流は基板バイアス効果により減少し、ＮＰＮバイ
ポーラトランジスタ１０４の駆動力が下がり、負荷容量
１０５の放電時間が増大する。
【０００９】このベースエミッタ間組み込み電圧は、使
用する半導体材料によってほぼ一定に決まっている（例
えばケイ素ならば室温で約０．７Ｖ）ので、電源電圧が
下がるに従ってその影響は大きくなる。
用する半導体材料によってほぼ一定に決まっている（例
えばケイ素ならば室温で約０．７Ｖ）ので、電源電圧が
下がるに従ってその影響は大きくなる。
【００１０】本発明の目的は、前記の欠点を除去するこ
とにより、電源電圧が低下しても、遅延時間が増大する
ことのないＢｉＣＭＯＳ論理ゲート回路を提供すること
にある。
とにより、電源電圧が低下しても、遅延時間が増大する
ことのないＢｉＣＭＯＳ論理ゲート回路を提供すること
にある。
【００１１】
【課題を解決するための手段】本発明は、入力を受ける
ＣＭＯＳ論理ゲート回路と、このＣＭＯＳ論理ゲート回
路部の出力を受けて負荷を充放電するＮＰＮバイポーラ
トランジスタ出力回路とを備えたＢｉＣＭＯＳ論理ゲー
ト回路において、ゲートが前記ＣＭＯＳ論理ゲート回路
部の出力に接続され、ソースが前記ＮＰＮバイポーラト
ランジスタ出力回路の出力および基板に接続され、ドレ
インが前記ＮＰＮバイポーラトランジスタ回路の負荷を
放電する側のＮＰＮバイポーラトランジスタのベースに
接続されたＰチャネルＭＯＳトランジスタを含むことを
特徴とする。
ＣＭＯＳ論理ゲート回路と、このＣＭＯＳ論理ゲート回
路部の出力を受けて負荷を充放電するＮＰＮバイポーラ
トランジスタ出力回路とを備えたＢｉＣＭＯＳ論理ゲー
ト回路において、ゲートが前記ＣＭＯＳ論理ゲート回路
部の出力に接続され、ソースが前記ＮＰＮバイポーラト
ランジスタ出力回路の出力および基板に接続され、ドレ
インが前記ＮＰＮバイポーラトランジスタ回路の負荷を
放電する側のＮＰＮバイポーラトランジスタのベースに
接続されたＰチャネルＭＯＳトランジスタを含むことを
特徴とする。
【００１２】
【作用】ＣＭＯＳ論理ゲート回路部の出力と、放電側の
ＮＰＮバイポーラトランジスタのベースとの間に挿入さ
れたＰチャネルＭＯＳトランジスタは、放電側のＮＰＮ
バイポーラトランジスタが放電動作をするときには、接
続状態となる。
ＮＰＮバイポーラトランジスタのベースとの間に挿入さ
れたＰチャネルＭＯＳトランジスタは、放電側のＮＰＮ
バイポーラトランジスタが放電動作をするときには、接
続状態となる。
【００１３】これにより、放電に従ってＮＰＮバイポー
ラトランジスタ回路の電位が下がってきても、基板電位
がソースにセルフバイアスされたＰチャネルＭＯＳトラ
ンジスタの基板電位（ソース）も一緒に下がってくるの
で基板バイアス効果による組み込み電圧は発生せず、遅
延時間の増加を防止することが可能となる。
ラトランジスタ回路の電位が下がってきても、基板電位
がソースにセルフバイアスされたＰチャネルＭＯＳトラ
ンジスタの基板電位（ソース）も一緒に下がってくるの
で基板バイアス効果による組み込み電圧は発生せず、遅
延時間の増加を防止することが可能となる。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の第一実施例を示す回路図で
ある。
ある。
【００１６】本第一実施例は、入力１２０および１２１
をそれぞれを受けるＣＭＯＳ論理ゲート回路としてのＣ
ＭＯＳ２入力ナンド回路１１５および１１６と、このＣ
ＭＯＳ２入力ナンド回路１１５および１１６の出力１１
０および１１０ａを受けて負荷容量１０５を充放電する
ＮＰＮバイポーラトランジスタ１０３および１０４から
構成されるＮＰＮバイポーラトランジスタ出力回路部と
を備えたＢｉＣＭＯＳ論理ゲート回路において、本発明
の特徴とするところの、ゲートがＣＭＯＳ２入力ナンド
回路１１５の出力１１０ａに接続され、ソースが前記Ｎ
ＰＮバイポーラトランジスタ出力回路の出力１１１およ
び基板に接続され、ドレインが前記ＮＰＮバイポーラト
ランジスタ回路の負荷容量１０５を放電する側のＮＰＮ
バイポーラトランジスタ１０４のベースに接続されたＰ
チャネルＭＯＳトランジスタ１１３を含んでいる。な
お、ＮＰＮバイポーラトランジスタのコレクタは電源Ｖ
ＣＣにベースはＣＭＯＳ２入力ナンド回路１１６の出力
１１０にエミッタはＮＰＮバイポーラトランジスタ出力
回路の出力１１１にそれぞれ接続され、ＮＰＮバイポー
ラトランジスタ１０４のコレクタは出力１１１にベース
は抵抗１１４を介して接地電位ＧＮＤにエミッタは接地
電位ＧＮＤにそれぞれ接続される。
をそれぞれを受けるＣＭＯＳ論理ゲート回路としてのＣ
ＭＯＳ２入力ナンド回路１１５および１１６と、このＣ
ＭＯＳ２入力ナンド回路１１５および１１６の出力１１
０および１１０ａを受けて負荷容量１０５を充放電する
ＮＰＮバイポーラトランジスタ１０３および１０４から
構成されるＮＰＮバイポーラトランジスタ出力回路部と
を備えたＢｉＣＭＯＳ論理ゲート回路において、本発明
の特徴とするところの、ゲートがＣＭＯＳ２入力ナンド
回路１１５の出力１１０ａに接続され、ソースが前記Ｎ
ＰＮバイポーラトランジスタ出力回路の出力１１１およ
び基板に接続され、ドレインが前記ＮＰＮバイポーラト
ランジスタ回路の負荷容量１０５を放電する側のＮＰＮ
バイポーラトランジスタ１０４のベースに接続されたＰ
チャネルＭＯＳトランジスタ１１３を含んでいる。な
お、ＮＰＮバイポーラトランジスタのコレクタは電源Ｖ
ＣＣにベースはＣＭＯＳ２入力ナンド回路１１６の出力
１１０にエミッタはＮＰＮバイポーラトランジスタ出力
回路の出力１１１にそれぞれ接続され、ＮＰＮバイポー
ラトランジスタ１０４のコレクタは出力１１１にベース
は抵抗１１４を介して接地電位ＧＮＤにエミッタは接地
電位ＧＮＤにそれぞれ接続される。
【００１７】次に、本第一実施例の動作について説明す
る。二つの入力１２０および１２１に共に高電位が加わ
ると、ＣＭＯＳ２入力ナンド回路１１５の出力は低電位
となり、ＰチャネルＭＯＳトランジスタ１１３は接続状
態となり、放電側のＮＰＮバイポーラトランジスタ１０
４も接続状態となって、負荷容量１０５を放電する。放
電に従って出力１１１の電位が下がってきても、Ｐチャ
ネルＭＯＳトランジスタ１１３の基板電位は一緒に下が
ってくるので基板バイアス効果は起きない。
る。二つの入力１２０および１２１に共に高電位が加わ
ると、ＣＭＯＳ２入力ナンド回路１１５の出力は低電位
となり、ＰチャネルＭＯＳトランジスタ１１３は接続状
態となり、放電側のＮＰＮバイポーラトランジスタ１０
４も接続状態となって、負荷容量１０５を放電する。放
電に従って出力１１１の電位が下がってきても、Ｐチャ
ネルＭＯＳトランジスタ１１３の基板電位は一緒に下が
ってくるので基板バイアス効果は起きない。
【００１８】図２に遅延時間の電源電圧（ＶＣＣ）依存
性を従来例と比較して示すが、本発明の方が従来例より
遅延時間の増加が少ないことがわかる。
性を従来例と比較して示すが、本発明の方が従来例より
遅延時間の増加が少ないことがわかる。
【００１９】図１の第一実施例では、入力のＣＭＯＳ論
理ゲート回路を２入力ナンド回路を並列にした場合につ
き説明したが、本発明はこれに限定されないことはいう
までもない。例えば、図３に示す第二実施例のように、
二つの入力１２０と１２１を受けるＣＭＯＳ２入力ナン
ド回路１１５の出力を、ＰチャネルＭＯＳトランジスタ
１１３に接続すると同時に、直列２段のインバータ１４
０および１４１に接続し、インバータ１４１の出力を充
電側のＮＰＮバイポーラトランジスタ１０３のベース１
１２に接続した回路構成としても、同じ論理機能が得ら
れる。
理ゲート回路を２入力ナンド回路を並列にした場合につ
き説明したが、本発明はこれに限定されないことはいう
までもない。例えば、図３に示す第二実施例のように、
二つの入力１２０と１２１を受けるＣＭＯＳ２入力ナン
ド回路１１５の出力を、ＰチャネルＭＯＳトランジスタ
１１３に接続すると同時に、直列２段のインバータ１４
０および１４１に接続し、インバータ１４１の出力を充
電側のＮＰＮバイポーラトランジスタ１０３のベース１
１２に接続した回路構成としても、同じ論理機能が得ら
れる。
【００２０】また、本発明は、ノア回路および多入力ゲ
ート回路等他のあらゆる論理回路に対しても、同様に適
用することができる。
ート回路等他のあらゆる論理回路に対しても、同様に適
用することができる。
【００２１】
【発明の効果】以上説明したように、本発明は、放電側
のＮＰＮバイポーラトランジスタのコレクタベース間の
ＭＯＳトランジスタスイッチが基板バイアス効果を受け
ないようにしたので、電源電圧が下がっても、負荷容量
の放電速度を劣化させることがなく、回路の遅延時間の
増大を防止できる効果がある。
のＮＰＮバイポーラトランジスタのコレクタベース間の
ＭＯＳトランジスタスイッチが基板バイアス効果を受け
ないようにしたので、電源電圧が下がっても、負荷容量
の放電速度を劣化させることがなく、回路の遅延時間の
増大を防止できる効果がある。
【図１】本発明の第一実施例を示す回路図。
【図２】遅延時間の電源電圧依存性を本発明と従来例と
を比較して示した図。
を比較して示した図。
【図３】本発明の第二実施例を示す回路図。
【図４】従来例を示す回路図。
１０１、１０２、１０８、１０９ ＮチャネルＭＯＳ
トランジスタ １０３、１０４ ＮＰＮバイポーラトランジスタ １０５ 負荷容量 １１０、１１０ａ、１１１ 出力 １１２、１１２ａ ベース １１３、１３１、１３２ ＰチャネルＭＯＳトランジ
スタ １１４ 抵抗 １１５、１１６ ＣＭＯＳ２入力ナンド回路 １２０、１２１ 入力 １４０、１４１ インバータ
トランジスタ １０３、１０４ ＮＰＮバイポーラトランジスタ １０５ 負荷容量 １１０、１１０ａ、１１１ 出力 １１２、１１２ａ ベース １１３、１３１、１３２ ＰチャネルＭＯＳトランジ
スタ １１４ 抵抗 １１５、１１６ ＣＭＯＳ２入力ナンド回路 １２０、１２１ 入力 １４０、１４１ インバータ
Claims (1)
- 【請求項１】 入力を受けるＣＭＯＳ論理ゲート回路
と、このＣＭＯＳ論理ゲート回路部の出力を受けて負荷
を充放電するＮＰＮバイポーラトランジスタ出力回路と
を備えたＢｉＣＭＯＳ論理ゲート回路において、 ゲートが前記ＣＭＯＳ論理ゲート回路部の出力に接続さ
れ、ソースが前記ＮＰＮバイポーラトランジスタ出力回
路の出力および基板に接続され、ドレインが前記ＮＰＮ
バイポーラトランジスタ回路の負荷を放電する側のＮＰ
Ｎバイポーラトランジスタのベースに接続されたＰチャ
ネルＭＯＳトランジスタを含むことを特徴とするＢｉＣ
ＭＯＳ論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283294A JPH05122054A (ja) | 1991-10-29 | 1991-10-29 | ＢｉＣＭＯＳ論理ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3283294A JPH05122054A (ja) | 1991-10-29 | 1991-10-29 | ＢｉＣＭＯＳ論理ゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122054A true JPH05122054A (ja) | 1993-05-18 |
Family
ID=17663589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3283294A Pending JPH05122054A (ja) | 1991-10-29 | 1991-10-29 | ＢｉＣＭＯＳ論理ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122054A (ja) |
-
1991
- 1991-10-29 JP JP3283294A patent/JPH05122054A/ja active Pending
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