JPH05122054A - BiCMOS論理ゲート回路 - Google Patents
BiCMOS論理ゲート回路Info
- Publication number
- JPH05122054A JPH05122054A JP3283294A JP28329491A JPH05122054A JP H05122054 A JPH05122054 A JP H05122054A JP 3283294 A JP3283294 A JP 3283294A JP 28329491 A JP28329491 A JP 28329491A JP H05122054 A JPH05122054 A JP H05122054A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- bipolar transistor
- gate circuit
- logic gate
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 電源電圧低下時の遅延時間の増大を防止した
BiCMOS論理ゲート回路を実現する。 【構成】 CMOS論理ゲート回路部としてのCMOS
2入力ナンド回路115の出力110aを受けて、負荷
容量105の放電動作を行うNPNバイポーラトランジ
スタ104のコレクタとベース間を、基板電位をソース
にセルフバイアスされたPチャネルMOSトランジスタ
113でスイッチ形式に接続する。 【効果】 放電時に出力電圧が下がっていっても、しき
い値電圧の基板バイアス効果による低下が発生せず、遅
延時間の増大を防止する。
BiCMOS論理ゲート回路を実現する。 【構成】 CMOS論理ゲート回路部としてのCMOS
2入力ナンド回路115の出力110aを受けて、負荷
容量105の放電動作を行うNPNバイポーラトランジ
スタ104のコレクタとベース間を、基板電位をソース
にセルフバイアスされたPチャネルMOSトランジスタ
113でスイッチ形式に接続する。 【効果】 放電時に出力電圧が下がっていっても、しき
い値電圧の基板バイアス効果による低下が発生せず、遅
延時間の増大を防止する。
Description
【0001】
【産業上の利用分野】本発明は、電子回路に利用され、
特に、BiCMOS論理ゲート回路の回路構成に関す
る。
特に、BiCMOS論理ゲート回路の回路構成に関す
る。
【0002】
【従来の技術】従来のBiCMOS論理ゲート回路につ
いて、2入力ナンド回路を例にとり説明する。
いて、2入力ナンド回路を例にとり説明する。
【0003】図4に示すように、BiCMOS論理ゲー
ト回路は、CMOS論理ゲート回路であるCMOS2入
力ナンド回路115と、負荷駆動用のNPNバイポーラ
トランジスタ103および104とを含んで構成され
る。ここで、電源VCC側に接続されるNPNバイポー
ラトランジスタ103は負荷容量105を充電し、接地
電位GND側のNPNバイポーラトランジスタ104は
放電するためのものである。また、出力111とNPN
バイポーラトランジスタ104のベース112の間に直
列接続されたNチャネルMOSトランジスタ101およ
び102は、CMOS2入力ナンド回路115の中のN
チャネルMOSトランジスタ108および109と同じ
構成になっている。
ト回路は、CMOS論理ゲート回路であるCMOS2入
力ナンド回路115と、負荷駆動用のNPNバイポーラ
トランジスタ103および104とを含んで構成され
る。ここで、電源VCC側に接続されるNPNバイポー
ラトランジスタ103は負荷容量105を充電し、接地
電位GND側のNPNバイポーラトランジスタ104は
放電するためのものである。また、出力111とNPN
バイポーラトランジスタ104のベース112の間に直
列接続されたNチャネルMOSトランジスタ101およ
び102は、CMOS2入力ナンド回路115の中のN
チャネルMOSトランジスタ108および109と同じ
構成になっている。
【0004】次に、この従来例の動作を説明する。第一
の入力120と、第二の入力121に共に高電位が加わ
ると、CMOS2入力ナンド回路115内のNチャネル
MOSトランジスタ108および109は両方共接続状
態となり、PチャネルMOSトランジスタ131および
132はいずれも断続状態となって、CMOS2入力ナ
ンド回路115の出力110には接地電位が出力される
ので、NPNバイポーラトランジスタ103は断続状態
になる。一方、NチャネルMOSトランジスタ101お
よび102は共に接続状態となり、NPNバイポーラト
ランジスタ104のコレクタである出力111とベース
112を短絡するので、NPNバイポーラトランジスタ
104はダイオード接続となって、負荷容量105を放
電する。
の入力120と、第二の入力121に共に高電位が加わ
ると、CMOS2入力ナンド回路115内のNチャネル
MOSトランジスタ108および109は両方共接続状
態となり、PチャネルMOSトランジスタ131および
132はいずれも断続状態となって、CMOS2入力ナ
ンド回路115の出力110には接地電位が出力される
ので、NPNバイポーラトランジスタ103は断続状態
になる。一方、NチャネルMOSトランジスタ101お
よび102は共に接続状態となり、NPNバイポーラト
ランジスタ104のコレクタである出力111とベース
112を短絡するので、NPNバイポーラトランジスタ
104はダイオード接続となって、負荷容量105を放
電する。
【0005】次に、入力の少なくともどちらか一方が低
電位になると、CMOS2入力ナンド回路115の出力
110は高電位を出力するので、NPNバイポーラトラ
ンジスタ103は接続状態となる。一方、NチャネルM
OSトランジスタ108および109の少なくともどち
らか一方が断続状態となり、NPNバイポーラトランジ
スタ104のコレクタである出力111とベース112
は断続状態となり、寄生容量に蓄えられていた電荷は抵
抗114を流れて放電されるので、NPNバイポーラト
ランジスタ104のベース112は接地となり、NPN
バイポーラトランジスタ104は断続状態となって負荷
容量105は充電される。
電位になると、CMOS2入力ナンド回路115の出力
110は高電位を出力するので、NPNバイポーラトラ
ンジスタ103は接続状態となる。一方、NチャネルM
OSトランジスタ108および109の少なくともどち
らか一方が断続状態となり、NPNバイポーラトランジ
スタ104のコレクタである出力111とベース112
は断続状態となり、寄生容量に蓄えられていた電荷は抵
抗114を流れて放電されるので、NPNバイポーラト
ランジスタ104のベース112は接地となり、NPN
バイポーラトランジスタ104は断続状態となって負荷
容量105は充電される。
【0006】このように、BiCMOS論理ゲート回路
は、駆動力の大きいバイポーラトランジスタが負荷の充
放電を行うので、負荷が大きい場合動作速度がCMOS
論理ゲート回路よりも速くなる利点をもつ。
は、駆動力の大きいバイポーラトランジスタが負荷の充
放電を行うので、負荷が大きい場合動作速度がCMOS
論理ゲート回路よりも速くなる利点をもつ。
【0007】
【発明が解決しようとする課題】この従来のBiCMO
S論理ゲート回路では、電源電圧が下がったときに動作
速度が遅くなる欠点がある。
S論理ゲート回路では、電源電圧が下がったときに動作
速度が遅くなる欠点がある。
【0008】その理由は、入力が両方とも高電位にな
り、NチャネルMOSトランジスタ101および102
が接続状態になって、ベースに電流が流れ出すと、NP
Nバイポーラトランジスタ104のベースエミッタ間に
組み込み電圧が発生する。NチャネルMOSトランジス
タ101および102の基板電位は接地電位なので、N
チャネルMOSトランジスタ101および102のドレ
イン電流は基板バイアス効果により減少し、NPNバイ
ポーラトランジスタ104の駆動力が下がり、負荷容量
105の放電時間が増大する。
り、NチャネルMOSトランジスタ101および102
が接続状態になって、ベースに電流が流れ出すと、NP
Nバイポーラトランジスタ104のベースエミッタ間に
組み込み電圧が発生する。NチャネルMOSトランジス
タ101および102の基板電位は接地電位なので、N
チャネルMOSトランジスタ101および102のドレ
イン電流は基板バイアス効果により減少し、NPNバイ
ポーラトランジスタ104の駆動力が下がり、負荷容量
105の放電時間が増大する。
【0009】このベースエミッタ間組み込み電圧は、使
用する半導体材料によってほぼ一定に決まっている(例
えばケイ素ならば室温で約0.7V)ので、電源電圧が
下がるに従ってその影響は大きくなる。
用する半導体材料によってほぼ一定に決まっている(例
えばケイ素ならば室温で約0.7V)ので、電源電圧が
下がるに従ってその影響は大きくなる。
【0010】本発明の目的は、前記の欠点を除去するこ
とにより、電源電圧が低下しても、遅延時間が増大する
ことのないBiCMOS論理ゲート回路を提供すること
にある。
とにより、電源電圧が低下しても、遅延時間が増大する
ことのないBiCMOS論理ゲート回路を提供すること
にある。
【0011】
【課題を解決するための手段】本発明は、入力を受ける
CMOS論理ゲート回路と、このCMOS論理ゲート回
路部の出力を受けて負荷を充放電するNPNバイポーラ
トランジスタ出力回路とを備えたBiCMOS論理ゲー
ト回路において、ゲートが前記CMOS論理ゲート回路
部の出力に接続され、ソースが前記NPNバイポーラト
ランジスタ出力回路の出力および基板に接続され、ドレ
インが前記NPNバイポーラトランジスタ回路の負荷を
放電する側のNPNバイポーラトランジスタのベースに
接続されたPチャネルMOSトランジスタを含むことを
特徴とする。
CMOS論理ゲート回路と、このCMOS論理ゲート回
路部の出力を受けて負荷を充放電するNPNバイポーラ
トランジスタ出力回路とを備えたBiCMOS論理ゲー
ト回路において、ゲートが前記CMOS論理ゲート回路
部の出力に接続され、ソースが前記NPNバイポーラト
ランジスタ出力回路の出力および基板に接続され、ドレ
インが前記NPNバイポーラトランジスタ回路の負荷を
放電する側のNPNバイポーラトランジスタのベースに
接続されたPチャネルMOSトランジスタを含むことを
特徴とする。
【0012】
【作用】CMOS論理ゲート回路部の出力と、放電側の
NPNバイポーラトランジスタのベースとの間に挿入さ
れたPチャネルMOSトランジスタは、放電側のNPN
バイポーラトランジスタが放電動作をするときには、接
続状態となる。
NPNバイポーラトランジスタのベースとの間に挿入さ
れたPチャネルMOSトランジスタは、放電側のNPN
バイポーラトランジスタが放電動作をするときには、接
続状態となる。
【0013】これにより、放電に従ってNPNバイポー
ラトランジスタ回路の電位が下がってきても、基板電位
がソースにセルフバイアスされたPチャネルMOSトラ
ンジスタの基板電位(ソース)も一緒に下がってくるの
で基板バイアス効果による組み込み電圧は発生せず、遅
延時間の増加を防止することが可能となる。
ラトランジスタ回路の電位が下がってきても、基板電位
がソースにセルフバイアスされたPチャネルMOSトラ
ンジスタの基板電位(ソース)も一緒に下がってくるの
で基板バイアス効果による組み込み電圧は発生せず、遅
延時間の増加を防止することが可能となる。
【0014】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0015】図1は本発明の第一実施例を示す回路図で
ある。
ある。
【0016】本第一実施例は、入力120および121
をそれぞれを受けるCMOS論理ゲート回路としてのC
MOS2入力ナンド回路115および116と、このC
MOS2入力ナンド回路115および116の出力11
0および110aを受けて負荷容量105を充放電する
NPNバイポーラトランジスタ103および104から
構成されるNPNバイポーラトランジスタ出力回路部と
を備えたBiCMOS論理ゲート回路において、本発明
の特徴とするところの、ゲートがCMOS2入力ナンド
回路115の出力110aに接続され、ソースが前記N
PNバイポーラトランジスタ出力回路の出力111およ
び基板に接続され、ドレインが前記NPNバイポーラト
ランジスタ回路の負荷容量105を放電する側のNPN
バイポーラトランジスタ104のベースに接続されたP
チャネルMOSトランジスタ113を含んでいる。な
お、NPNバイポーラトランジスタのコレクタは電源V
CCにベースはCMOS2入力ナンド回路116の出力
110にエミッタはNPNバイポーラトランジスタ出力
回路の出力111にそれぞれ接続され、NPNバイポー
ラトランジスタ104のコレクタは出力111にベース
は抵抗114を介して接地電位GNDにエミッタは接地
電位GNDにそれぞれ接続される。
をそれぞれを受けるCMOS論理ゲート回路としてのC
MOS2入力ナンド回路115および116と、このC
MOS2入力ナンド回路115および116の出力11
0および110aを受けて負荷容量105を充放電する
NPNバイポーラトランジスタ103および104から
構成されるNPNバイポーラトランジスタ出力回路部と
を備えたBiCMOS論理ゲート回路において、本発明
の特徴とするところの、ゲートがCMOS2入力ナンド
回路115の出力110aに接続され、ソースが前記N
PNバイポーラトランジスタ出力回路の出力111およ
び基板に接続され、ドレインが前記NPNバイポーラト
ランジスタ回路の負荷容量105を放電する側のNPN
バイポーラトランジスタ104のベースに接続されたP
チャネルMOSトランジスタ113を含んでいる。な
お、NPNバイポーラトランジスタのコレクタは電源V
CCにベースはCMOS2入力ナンド回路116の出力
110にエミッタはNPNバイポーラトランジスタ出力
回路の出力111にそれぞれ接続され、NPNバイポー
ラトランジスタ104のコレクタは出力111にベース
は抵抗114を介して接地電位GNDにエミッタは接地
電位GNDにそれぞれ接続される。
【0017】次に、本第一実施例の動作について説明す
る。二つの入力120および121に共に高電位が加わ
ると、CMOS2入力ナンド回路115の出力は低電位
となり、PチャネルMOSトランジスタ113は接続状
態となり、放電側のNPNバイポーラトランジスタ10
4も接続状態となって、負荷容量105を放電する。放
電に従って出力111の電位が下がってきても、Pチャ
ネルMOSトランジスタ113の基板電位は一緒に下が
ってくるので基板バイアス効果は起きない。
る。二つの入力120および121に共に高電位が加わ
ると、CMOS2入力ナンド回路115の出力は低電位
となり、PチャネルMOSトランジスタ113は接続状
態となり、放電側のNPNバイポーラトランジスタ10
4も接続状態となって、負荷容量105を放電する。放
電に従って出力111の電位が下がってきても、Pチャ
ネルMOSトランジスタ113の基板電位は一緒に下が
ってくるので基板バイアス効果は起きない。
【0018】図2に遅延時間の電源電圧(VCC)依存
性を従来例と比較して示すが、本発明の方が従来例より
遅延時間の増加が少ないことがわかる。
性を従来例と比較して示すが、本発明の方が従来例より
遅延時間の増加が少ないことがわかる。
【0019】図1の第一実施例では、入力のCMOS論
理ゲート回路を2入力ナンド回路を並列にした場合につ
き説明したが、本発明はこれに限定されないことはいう
までもない。例えば、図3に示す第二実施例のように、
二つの入力120と121を受けるCMOS2入力ナン
ド回路115の出力を、PチャネルMOSトランジスタ
113に接続すると同時に、直列2段のインバータ14
0および141に接続し、インバータ141の出力を充
電側のNPNバイポーラトランジスタ103のベース1
12に接続した回路構成としても、同じ論理機能が得ら
れる。
理ゲート回路を2入力ナンド回路を並列にした場合につ
き説明したが、本発明はこれに限定されないことはいう
までもない。例えば、図3に示す第二実施例のように、
二つの入力120と121を受けるCMOS2入力ナン
ド回路115の出力を、PチャネルMOSトランジスタ
113に接続すると同時に、直列2段のインバータ14
0および141に接続し、インバータ141の出力を充
電側のNPNバイポーラトランジスタ103のベース1
12に接続した回路構成としても、同じ論理機能が得ら
れる。
【0020】また、本発明は、ノア回路および多入力ゲ
ート回路等他のあらゆる論理回路に対しても、同様に適
用することができる。
ート回路等他のあらゆる論理回路に対しても、同様に適
用することができる。
【0021】
【発明の効果】以上説明したように、本発明は、放電側
のNPNバイポーラトランジスタのコレクタベース間の
MOSトランジスタスイッチが基板バイアス効果を受け
ないようにしたので、電源電圧が下がっても、負荷容量
の放電速度を劣化させることがなく、回路の遅延時間の
増大を防止できる効果がある。
のNPNバイポーラトランジスタのコレクタベース間の
MOSトランジスタスイッチが基板バイアス効果を受け
ないようにしたので、電源電圧が下がっても、負荷容量
の放電速度を劣化させることがなく、回路の遅延時間の
増大を防止できる効果がある。
【図1】本発明の第一実施例を示す回路図。
【図2】遅延時間の電源電圧依存性を本発明と従来例と
を比較して示した図。
を比較して示した図。
【図3】本発明の第二実施例を示す回路図。
【図4】従来例を示す回路図。
101、102、108、109 NチャネルMOS
トランジスタ 103、104 NPNバイポーラトランジスタ 105 負荷容量 110、110a、111 出力 112、112a ベース 113、131、132 PチャネルMOSトランジ
スタ 114 抵抗 115、116 CMOS2入力ナンド回路 120、121 入力 140、141 インバータ
トランジスタ 103、104 NPNバイポーラトランジスタ 105 負荷容量 110、110a、111 出力 112、112a ベース 113、131、132 PチャネルMOSトランジ
スタ 114 抵抗 115、116 CMOS2入力ナンド回路 120、121 入力 140、141 インバータ
Claims (1)
- 【請求項1】 入力を受けるCMOS論理ゲート回路
と、このCMOS論理ゲート回路部の出力を受けて負荷
を充放電するNPNバイポーラトランジスタ出力回路と
を備えたBiCMOS論理ゲート回路において、 ゲートが前記CMOS論理ゲート回路部の出力に接続さ
れ、ソースが前記NPNバイポーラトランジスタ出力回
路の出力および基板に接続され、ドレインが前記NPN
バイポーラトランジスタ回路の負荷を放電する側のNP
Nバイポーラトランジスタのベースに接続されたPチャ
ネルMOSトランジスタを含むことを特徴とするBiC
MOS論理ゲート回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3283294A JPH05122054A (ja) | 1991-10-29 | 1991-10-29 | BiCMOS論理ゲート回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3283294A JPH05122054A (ja) | 1991-10-29 | 1991-10-29 | BiCMOS論理ゲート回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05122054A true JPH05122054A (ja) | 1993-05-18 |
Family
ID=17663589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3283294A Pending JPH05122054A (ja) | 1991-10-29 | 1991-10-29 | BiCMOS論理ゲート回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05122054A (ja) |
-
1991
- 1991-10-29 JP JP3283294A patent/JPH05122054A/ja active Pending
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