JP3038813B2 - ＢｉＣＭＯＳゲート回路 - Google Patents
ＢｉＣＭＯＳゲート回路Info
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- JP3038813B2 JP3038813B2 JP2163375A JP16337590A JP3038813B2 JP 3038813 B2 JP3038813 B2 JP 3038813B2 JP 2163375 A JP2163375 A JP 2163375A JP 16337590 A JP16337590 A JP 16337590A JP 3038813 B2 JP3038813 B2 JP 3038813B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は高速動作性が優れていると共に、小面積化す
ることができるBiCOMSゲート回路に関する。
ることができるBiCOMSゲート回路に関する。
［従来の技術］ 近年、消費電力が少ないCOMS回路と、電流駆動能力が
高いバイポーラトランジスタとを複合し、夫々の特長を
活かしたBiCOMSゲート回路が開発され、実用化されてい
る。このBiCMOSゲート回路においては、論理駆動をCMOS
回路で行ない、負荷駆動をバイポーラトランジスタで行
なう。
高いバイポーラトランジスタとを複合し、夫々の特長を
活かしたBiCOMSゲート回路が開発され、実用化されてい
る。このBiCMOSゲート回路においては、論理駆動をCMOS
回路で行ない、負荷駆動をバイポーラトランジスタで行
なう。
第３図は従来の２入力NANDゲート回路の一例を示す回
路図である。ＰチャネルMOS型電界効果トランジスタP1,
P2は、そのゲートが夫々入力端子1,2に接続され、その
ソースが高電位電源４に接続され、そのドレインがNPN
型バイポーラトランジスタQ1のベースに接続されてい
る。このトランジスタQ1は高電位電源４と出力端子３と
の間に接続されている。ＮチャネルMOS型電界効果トラ
ンジスタN4,N5はトランジスタQ1のベースと低電位電源
５との間に縦続接続されている。また、トランジスタ
N4,N5のゲートは夫々入力端子1,2に接続されている。Ｎ
チャネルMOS型電界効果トランジスタN1,N2は出力端子３
とNPN型バイポーラトランジスタQ2のベースとの間に縦
続接続されている。また、トランジスタN1,N2のゲート
は夫々入力端子1,2に接続されている。トランジスタQ2
は出力端子３と低電位電源５との間に接続されている。
ＮチャネルMOS型電界効果トランジスタN3は、そのゲー
トが出力端子３に接続され、トランジスタQ2のベースと
低電位電源５との間に接続されている。
路図である。ＰチャネルMOS型電界効果トランジスタP1,
P2は、そのゲートが夫々入力端子1,2に接続され、その
ソースが高電位電源４に接続され、そのドレインがNPN
型バイポーラトランジスタQ1のベースに接続されてい
る。このトランジスタQ1は高電位電源４と出力端子３と
の間に接続されている。ＮチャネルMOS型電界効果トラ
ンジスタN4,N5はトランジスタQ1のベースと低電位電源
５との間に縦続接続されている。また、トランジスタ
N4,N5のゲートは夫々入力端子1,2に接続されている。Ｎ
チャネルMOS型電界効果トランジスタN1,N2は出力端子３
とNPN型バイポーラトランジスタQ2のベースとの間に縦
続接続されている。また、トランジスタN1,N2のゲート
は夫々入力端子1,2に接続されている。トランジスタQ2
は出力端子３と低電位電源５との間に接続されている。
ＮチャネルMOS型電界効果トランジスタN3は、そのゲー
トが出力端子３に接続され、トランジスタQ2のベースと
低電位電源５との間に接続されている。
このように構成される２入力NANDゲート回路において
は、入力端子1,2の少なくとも一方に低レベルの入力信
号が入力されると、トランジスタP1,P2の少なくとも一
方がオン状態となる。これにより、トランジスタQ1のベ
ースが充電され、トランジスタQ1がオン状態になるた
め、出力端子３には負荷が高速に充電される。一方、入
力端子1,2の双方に高レベルの入力信号が入力される
と、トランジスタN1,N2の双方がオン状態になる。これ
により、トランジスタQ2のベースが充電され、トランジ
スタQ2がオン状態になるため、出力端子３に充電された
負荷が高速に放電される。また、トランジスタN4,N
5は、負荷の放電時にトランジスタQ1のベース電荷を引
き抜いて、トランジスタQ1を完全にオフ状態にするため
に設けられている。一方、トランジスタN3は、負荷の充
電時にトランジスタQ2のベース電荷を引き抜いて、トラ
ンジスタQ2を完全にオフ状態にするために設けられてい
る。
は、入力端子1,2の少なくとも一方に低レベルの入力信
号が入力されると、トランジスタP1,P2の少なくとも一
方がオン状態となる。これにより、トランジスタQ1のベ
ースが充電され、トランジスタQ1がオン状態になるた
め、出力端子３には負荷が高速に充電される。一方、入
力端子1,2の双方に高レベルの入力信号が入力される
と、トランジスタN1,N2の双方がオン状態になる。これ
により、トランジスタQ2のベースが充電され、トランジ
スタQ2がオン状態になるため、出力端子３に充電された
負荷が高速に放電される。また、トランジスタN4,N
5は、負荷の放電時にトランジスタQ1のベース電荷を引
き抜いて、トランジスタQ1を完全にオフ状態にするため
に設けられている。一方、トランジスタN3は、負荷の充
電時にトランジスタQ2のベース電荷を引き抜いて、トラ
ンジスタQ2を完全にオフ状態にするために設けられてい
る。
上述の如く、BiCMOSゲート回路では、トランジスタQ1
のベース電荷引き抜き用のMOSFETが、例えば、インバー
タ回路の場合は１つ、２入力NANDゲート回路又は２入力
NORゲート回路の場合は２つ、更に３入力NADNゲート回
路又は３入力NORゲート回路の場合は３つというよう
に、入力数に応じて必要である。
のベース電荷引き抜き用のMOSFETが、例えば、インバー
タ回路の場合は１つ、２入力NANDゲート回路又は２入力
NORゲート回路の場合は２つ、更に３入力NADNゲート回
路又は３入力NORゲート回路の場合は３つというよう
に、入力数に応じて必要である。
これに対して、第４図に示す２入力NANDゲート回路の
ような回路構成の場合は、入力数に拘らず、ベース電荷
引き抜き用のMOSFETを１つ設ければ良い。即ち、トラン
ジスタN4,N5の替わりにＰチャネルMOS型電界効果トラン
ジスタP4が設けられている。このトランジスタP4は、そ
のゲートが低電位電源５に接続され、そのソースがトラ
ンジスタQ1のベースに接続され、そのドレインが出力端
子３に接続されている。なお、この場合、トランジスタ
Q1がオン状態のとき、トランジスタP4を通してバイパス
電流が流れてトランジスタQ1のベース電流が減少してし
まうので、トランジスタP4のチャネル抵抗を数ｋΩに設
定することが好ましい。また、このような回路構成の場
合、出力端子３における出力は、トランジスタP4を通し
て高電位電源４の電圧まで充電させることができる。
ような回路構成の場合は、入力数に拘らず、ベース電荷
引き抜き用のMOSFETを１つ設ければ良い。即ち、トラン
ジスタN4,N5の替わりにＰチャネルMOS型電界効果トラン
ジスタP4が設けられている。このトランジスタP4は、そ
のゲートが低電位電源５に接続され、そのソースがトラ
ンジスタQ1のベースに接続され、そのドレインが出力端
子３に接続されている。なお、この場合、トランジスタ
Q1がオン状態のとき、トランジスタP4を通してバイパス
電流が流れてトランジスタQ1のベース電流が減少してし
まうので、トランジスタP4のチャネル抵抗を数ｋΩに設
定することが好ましい。また、このような回路構成の場
合、出力端子３における出力は、トランジスタP4を通し
て高電位電源４の電圧まで充電させることができる。
［発明が解決しようとする課題］ しかしながら、上述した従来のBiCMOSゲート回路にお
いては、以下に示すような問題点がある。
いては、以下に示すような問題点がある。
先ず、第３図に示す回路の場合、充電側のバイポーラ
トランジスタQ1のベース電荷引き抜き用のMOSFETがその
入力数に応じて必要である。このため、特に、ゲートア
レイのように素子を予め作り込んでおく必要がある場
合、BiCMOSゲート回路の面積が増大し、集積度が低下し
てしまう。
トランジスタQ1のベース電荷引き抜き用のMOSFETがその
入力数に応じて必要である。このため、特に、ゲートア
レイのように素子を予め作り込んでおく必要がある場
合、BiCMOSゲート回路の面積が増大し、集積度が低下し
てしまう。
一方、第４図に示す回路の場合、集積度は向上するも
のの、ベース電荷引き抜き用のトランジスタP4のゲート
容量がトランジスタQ1のベース電荷に影響を及ぼす。こ
のため、トランジスタQ1は、そのベース電荷がトランジ
スタP1又はP2により供給されるものの、トランジスタP4
のゲート容量の影響によりその動作速度が著しく変化す
る。即ち、BiCMOSゲート回路の利点が損なわれてしま
う。
のの、ベース電荷引き抜き用のトランジスタP4のゲート
容量がトランジスタQ1のベース電荷に影響を及ぼす。こ
のため、トランジスタQ1は、そのベース電荷がトランジ
スタP1又はP2により供給されるものの、トランジスタP4
のゲート容量の影響によりその動作速度が著しく変化す
る。即ち、BiCMOSゲート回路の利点が損なわれてしま
う。
本発明はかかる問題点に鑑みてなされたものであっ
て、動作速度を低下させることがなく、集積度を向上さ
せることができるBiCMOSゲート回路を提供することを目
的とする。
て、動作速度を低下させることがなく、集積度を向上さ
せることができるBiCMOSゲート回路を提供することを目
的とする。
［課題を解決するための手段］ 本発明に係るBiCMOSゲート回路は、出力端子と電源と
の間に接続されたNPN型バイポーラトランジスタと、こ
のバイポーラトランジスタのベースと前記電源との間に
接続されそのゲートが入力端子に接続された少なくとも
１つの第１のＰチャネルMOS型電界効果トランジスタ
と、そのゲート及びソースが前記バイポーラトランジス
タのベースに接続されそのドレインが前記出力端子に接
続されたデプレッション型の第２のＰチャネルMOS型電
界効果トランジスタとを有することを特徴とする。
の間に接続されたNPN型バイポーラトランジスタと、こ
のバイポーラトランジスタのベースと前記電源との間に
接続されそのゲートが入力端子に接続された少なくとも
１つの第１のＰチャネルMOS型電界効果トランジスタ
と、そのゲート及びソースが前記バイポーラトランジス
タのベースに接続されそのドレインが前記出力端子に接
続されたデプレッション型の第２のＰチャネルMOS型電
界効果トランジスタとを有することを特徴とする。
本発明に係る他のBiCMOSゲート回路は、出力端子と高
電位電源との間に接続されたNPN型バイポーラトランジ
スタと、このバイポーラトランジスタのベースと前記高
電位電源との間に接続されそのゲートが２つの入力端子
に夫々接続された２つの第１のＰチャネルMOS型電界効
果トランジスタと、そのゲート及びソースが前記バイポ
ーラトランジスタのベースに接続されそのドレインが前
記出力端子に接続されたデプレッション型の第２のＰチ
ャネルMOS型電界効果トランジスタとを有し、前記第２
のＰチャネルMOS型電界効果トランジスタのドレインは
２つの縦続接続されたＮチャネルMOS型電界効果トラン
ジスタを介して低電位電源に接続され、前記Ｎチャネル
MOS型電界効果トランジスタのゲートは夫々前記２つの
入力端子に接続されていることを特徴とする。
電位電源との間に接続されたNPN型バイポーラトランジ
スタと、このバイポーラトランジスタのベースと前記高
電位電源との間に接続されそのゲートが２つの入力端子
に夫々接続された２つの第１のＰチャネルMOS型電界効
果トランジスタと、そのゲート及びソースが前記バイポ
ーラトランジスタのベースに接続されそのドレインが前
記出力端子に接続されたデプレッション型の第２のＰチ
ャネルMOS型電界効果トランジスタとを有し、前記第２
のＰチャネルMOS型電界効果トランジスタのドレインは
２つの縦続接続されたＮチャネルMOS型電界効果トラン
ジスタを介して低電位電源に接続され、前記Ｎチャネル
MOS型電界効果トランジスタのゲートは夫々前記２つの
入力端子に接続されていることを特徴とする。
［作用］ 本発明においては、入力端子から入力される入力信号
に応じて少なくとも１つの第１のＰチャネルMOS型電界
効果トランジスタが論理駆動する。NPN型バイポーラト
ランジスタは前記第１のＰチャネルMOS型電界効果トラ
ンジスタのドレイン電流に応じて出力端子に負荷を充電
する。デプレッション型の第２のＰチャネルMOS型電界
効果トランジスタは、しきい値が例えば約＋2.0Vに設定
され、チャネル抵抗が適切な値に設定されている。ま
た、この第２のＰチャネルMOS型電界効果トランジスタ
はソースウェル電圧が比較的大きいため、そのしきい値
を超え、バイパス電流が流れない。このため、負荷の充
電時においては、前記第２のＰチャネルMOS型電界効果
トランジスタが適切なチャネル抵抗を有しているので、
前記第１のＰチャネルMOS型電界効果トランジスタのド
レイン電流は前記バイポーラトランジスタのベースに効
率良く供給される。一方、負荷の放電時においては、前
記第１のＰチャネルMOS型電界効果トランジスタのドレ
イン電圧により前記第２のＰチャネルMOS型電界効果ト
ランジスタのソース・ウエル間電圧が低減されているた
め、そのしきい電圧を割り、この第２のＰチャネルMOS
型電界効果トランジスタを介して前記バイポーラトラン
ジスタのベース電荷が効率良く引き抜かれる。この場
合、前記第２のＰチャネルMOS型電界効果トランジスタ
は、そのソースとそのゲートとが相互に接続されている
ので、そのゲート電圧とそのチャネル電圧とが常に同電
位である。このため、前記第２のＰチャネルMOS型電界
効果トランジスタのゲート容量が前記バイポーラトラン
ジスタの動作速度に影響を及ぼすことはない。
に応じて少なくとも１つの第１のＰチャネルMOS型電界
効果トランジスタが論理駆動する。NPN型バイポーラト
ランジスタは前記第１のＰチャネルMOS型電界効果トラ
ンジスタのドレイン電流に応じて出力端子に負荷を充電
する。デプレッション型の第２のＰチャネルMOS型電界
効果トランジスタは、しきい値が例えば約＋2.0Vに設定
され、チャネル抵抗が適切な値に設定されている。ま
た、この第２のＰチャネルMOS型電界効果トランジスタ
はソースウェル電圧が比較的大きいため、そのしきい値
を超え、バイパス電流が流れない。このため、負荷の充
電時においては、前記第２のＰチャネルMOS型電界効果
トランジスタが適切なチャネル抵抗を有しているので、
前記第１のＰチャネルMOS型電界効果トランジスタのド
レイン電流は前記バイポーラトランジスタのベースに効
率良く供給される。一方、負荷の放電時においては、前
記第１のＰチャネルMOS型電界効果トランジスタのドレ
イン電圧により前記第２のＰチャネルMOS型電界効果ト
ランジスタのソース・ウエル間電圧が低減されているた
め、そのしきい電圧を割り、この第２のＰチャネルMOS
型電界効果トランジスタを介して前記バイポーラトラン
ジスタのベース電荷が効率良く引き抜かれる。この場
合、前記第２のＰチャネルMOS型電界効果トランジスタ
は、そのソースとそのゲートとが相互に接続されている
ので、そのゲート電圧とそのチャネル電圧とが常に同電
位である。このため、前記第２のＰチャネルMOS型電界
効果トランジスタのゲート容量が前記バイポーラトラン
ジスタの動作速度に影響を及ぼすことはない。
また、本発明においては、前記第１のＰチャネルMOS
型電界効果トランジスタは少なくとも１つ設けられてい
るが、この第１のＰチャネルMOS型電界効果トランジス
タは複数個設けてもよい。このように第１のＰチャネル
MOS型電界効果トランジスタを複数個設けた場合でも、
このトランジスタから供給されるバイポーラトランジス
タのベース電荷を引き抜くためには、第２のＰチャネル
MOS型電界効果トランジスタを１つだけ設ければ良い。
型電界効果トランジスタは少なくとも１つ設けられてい
るが、この第１のＰチャネルMOS型電界効果トランジス
タは複数個設けてもよい。このように第１のＰチャネル
MOS型電界効果トランジスタを複数個設けた場合でも、
このトランジスタから供給されるバイポーラトランジス
タのベース電荷を引き抜くためには、第２のＰチャネル
MOS型電界効果トランジスタを１つだけ設ければ良い。
従って、本発明によれば、動作速度を低下させること
がなく、集積度を向上させることができる。
がなく、集積度を向上させることができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例に係る２入力NANDゲー
ト回路を示す回路図である。第１図において第４図と同
一物には同一符号を付しその部分の詳細な説明は省略す
る。
ト回路を示す回路図である。第１図において第４図と同
一物には同一符号を付しその部分の詳細な説明は省略す
る。
本実施例においては、トランジスタP4の替わりに、デ
プレッション型のＰチャネルMOS型電界効果トランジス
タP3が設けられている。このトランジスタP3は、そのゲ
ート及びソースがトランジスタQ1のベースに接続され、
そのドレインが出力端子３に接続されている。そして、
例えば、高電位電源４及び低電位電源５の電圧を夫々＋
5V及び0Vとし、各MOSFETのゲート酸化膜の膜厚を150Å
とし、そのチャネル長を0.8μｍとした場合、トランジ
スタP1,P2,N1,N2のチャネル幅は20乃至30μｍにし、ト
ランジスタN3のチャネル幅は約５μｍにすることが好ま
しい。また、デプレッション型のトランジスタP3は、し
きい値電圧を例えば約＋2.0Vに設定し、主な動作領域で
のチャネル抵抗が数ｋΩになるようにそのチャネル幅を
例えば約５μｍに設定する。
プレッション型のＰチャネルMOS型電界効果トランジス
タP3が設けられている。このトランジスタP3は、そのゲ
ート及びソースがトランジスタQ1のベースに接続され、
そのドレインが出力端子３に接続されている。そして、
例えば、高電位電源４及び低電位電源５の電圧を夫々＋
5V及び0Vとし、各MOSFETのゲート酸化膜の膜厚を150Å
とし、そのチャネル長を0.8μｍとした場合、トランジ
スタP1,P2,N1,N2のチャネル幅は20乃至30μｍにし、ト
ランジスタN3のチャネル幅は約５μｍにすることが好ま
しい。また、デプレッション型のトランジスタP3は、し
きい値電圧を例えば約＋2.0Vに設定し、主な動作領域で
のチャネル抵抗が数ｋΩになるようにそのチャネル幅を
例えば約５μｍに設定する。
このように構成される２入力NANDゲート回路において
は、入力端子1,2に少なくとも一方に低レベルの入力信
号が入力されると、トランジスタP1,P2の少なくとも一
方がオン状態となる。これにより、トランジスタQ1のベ
ースが充電され、トランジスタQ1がオン状態になるた
め、出力端子３には負荷が高速に充電される。このよう
な充電時においては、トランジスタP1,P2のドレイン電
流の一部がトランジスタP3を通して出力端子３にバイパ
スされる。このため、出力端子３における出力はトラン
ジスタP3を通して高電位電源４の電圧にまで充電させる
ことができる。この場合、トランジスタP3のチャネル抵
抗に適切な値に設定するため、トランジスタP3のバイパ
ス電流がトランジスタQ1の動作速度に及ぼす影響は極め
て小さい。また、上述したトランジスタのサイズの場
合、トランジスタP3のゲート容量は約10fFであってトラ
ンジスタQ1のベースにつく全容量の15乃至20％に相当す
る。しかしながら、トランジスタP3はソースとゲートと
が相互に接続されていて、ゲート電圧とチャネル電圧が
常に同電位であるため、そのゲート容量がトランジスタ
Q1の動作速度に影響を及ぼすことはない。従って、本実
施例回路において、電源電圧が＋5V、負荷容量が1.0pF
である場合は、充電時のゲート遅延時間を約0.30n秒（1
0％）短縮することができる。
は、入力端子1,2に少なくとも一方に低レベルの入力信
号が入力されると、トランジスタP1,P2の少なくとも一
方がオン状態となる。これにより、トランジスタQ1のベ
ースが充電され、トランジスタQ1がオン状態になるた
め、出力端子３には負荷が高速に充電される。このよう
な充電時においては、トランジスタP1,P2のドレイン電
流の一部がトランジスタP3を通して出力端子３にバイパ
スされる。このため、出力端子３における出力はトラン
ジスタP3を通して高電位電源４の電圧にまで充電させる
ことができる。この場合、トランジスタP3のチャネル抵
抗に適切な値に設定するため、トランジスタP3のバイパ
ス電流がトランジスタQ1の動作速度に及ぼす影響は極め
て小さい。また、上述したトランジスタのサイズの場
合、トランジスタP3のゲート容量は約10fFであってトラ
ンジスタQ1のベースにつく全容量の15乃至20％に相当す
る。しかしながら、トランジスタP3はソースとゲートと
が相互に接続されていて、ゲート電圧とチャネル電圧が
常に同電位であるため、そのゲート容量がトランジスタ
Q1の動作速度に影響を及ぼすことはない。従って、本実
施例回路において、電源電圧が＋5V、負荷容量が1.0pF
である場合は、充電時のゲート遅延時間を約0.30n秒（1
0％）短縮することができる。
一方、入力端子1,2の双方に高レベルの入力信号が入
力されると、トランジスタN1,N2の双方がオン状態にな
る。これにより、トランジスタQ2のベースが充電され、
トランジスタQ2がオン状態になるため、出力端子３に充
電された負荷が高速に放電される。このような放電時に
おいては、出力端子３の電圧が低下すると、トランジス
タQ1のベース電荷がトランジスタP3を通して引き抜かれ
る。
力されると、トランジスタN1,N2の双方がオン状態にな
る。これにより、トランジスタQ2のベースが充電され、
トランジスタQ2がオン状態になるため、出力端子３に充
電された負荷が高速に放電される。このような放電時に
おいては、出力端子３の電圧が低下すると、トランジス
タQ1のベース電荷がトランジスタP3を通して引き抜かれ
る。
例えば、第１図において、ＰチャネルMOSFETのウエル
電位が5Vに設定されている場合、デプレッション型のト
ランジスタP3は、ソース・ウエル間電圧が−5Vのときに
しきい値電圧が1.0Vとなり、ソース・ウエル間電圧が0V
のときにしきい値電圧が＋3.0Vとなるように設定するこ
とが好ましい。この場合、負荷の充電初期においては、
トランジスタP3はそのソース・ウエル間電圧が比較的大
きいため、そのしきい値電圧を超え、バイパス電流を通
さない。このため、トランジスタP1,P2のドレイン電流
はトランジスタQ1のベースに効率良く供給される。一
方、負荷の放電初期においては、トランジスタP3はソー
ス・ウエル間電圧が比較的小さいため、そのしきい値電
圧を割り、トランジスタQ1のベース電荷を効率良く引き
抜くことができる。
電位が5Vに設定されている場合、デプレッション型のト
ランジスタP3は、ソース・ウエル間電圧が−5Vのときに
しきい値電圧が1.0Vとなり、ソース・ウエル間電圧が0V
のときにしきい値電圧が＋3.0Vとなるように設定するこ
とが好ましい。この場合、負荷の充電初期においては、
トランジスタP3はそのソース・ウエル間電圧が比較的大
きいため、そのしきい値電圧を超え、バイパス電流を通
さない。このため、トランジスタP1,P2のドレイン電流
はトランジスタQ1のベースに効率良く供給される。一
方、負荷の放電初期においては、トランジスタP3はソー
ス・ウエル間電圧が比較的小さいため、そのしきい値電
圧を割り、トランジスタQ1のベース電荷を効率良く引き
抜くことができる。
第２図は本発明の第２の実施例に係る２入力NANDゲー
ト回路を示す回路図である。本実施例は第１の実施例か
らトランジスタQ2,N3を取り除き、負荷の放電側をトラ
ンジスタN1,N2だけで構成したものである。このような
回路構成の場合は、第１の実施例と同様の効果が得られ
ると共に、例えば＋3.3Vという低電源電圧動作にも適し
ているという効果がある。
ト回路を示す回路図である。本実施例は第１の実施例か
らトランジスタQ2,N3を取り除き、負荷の放電側をトラ
ンジスタN1,N2だけで構成したものである。このような
回路構成の場合は、第１の実施例と同様の効果が得られ
ると共に、例えば＋3.3Vという低電源電圧動作にも適し
ているという効果がある。
なお、上述の説明から明らかなように、本発明に係る
BiCMOSゲート回路は充電側及び放電側の双方にバイポー
ラトランジスタを使用するものに限定されることはな
い。
BiCMOSゲート回路は充電側及び放電側の双方にバイポー
ラトランジスタを使用するものに限定されることはな
い。
［発明の効果］ 以上説明したように本発明によれば、NPN型バイポー
ラトランジスタのベースと出力端子との間にデプレッシ
ョン型の第２のＰチャネルMOS型電界効果トランジスタ
を設けたから、前記バイポーラトランジスタの動作速度
に影響を及ぼすことなく、出力端子の負荷の放電時にお
いては、そのベース電荷を引き抜くことができ、一方、
出力端子の負荷の充電時においては、そのベース電荷を
効率よく供給することができる。また、第１のＰチャネ
ルMOS型電界効果トランジスタが複数個ある場合は、そ
の全てのトランジスタに対して、１つの前記第２のＰチ
ャネルMOS型電界効果トランジスタを設ければ良い。従
って、BiCMOSゲート回路の動作速度を低下させることが
なく、その集積度を向上させることができる。
ラトランジスタのベースと出力端子との間にデプレッシ
ョン型の第２のＰチャネルMOS型電界効果トランジスタ
を設けたから、前記バイポーラトランジスタの動作速度
に影響を及ぼすことなく、出力端子の負荷の放電時にお
いては、そのベース電荷を引き抜くことができ、一方、
出力端子の負荷の充電時においては、そのベース電荷を
効率よく供給することができる。また、第１のＰチャネ
ルMOS型電界効果トランジスタが複数個ある場合は、そ
の全てのトランジスタに対して、１つの前記第２のＰチ
ャネルMOS型電界効果トランジスタを設ければ良い。従
って、BiCMOSゲート回路の動作速度を低下させることが
なく、その集積度を向上させることができる。
第１図は本発明の第１の実施例に係る２入力NANDゲート
回路を示す回路図、第２図は本発明の第２の本発明に係
る２入力NANDゲート回路を示す回路図、第３図は従来の
２入力NANDゲート回路の一例を示す回路図、第４図はそ
の変形例を示す回路図である。 P1,P2,P3,P4;PチャネルMOS型電界効果トランジスタ、
N1,N2,N3,N4,N5;NチャネルMOS型電界効果トランジス
タ、Q1,Q2;NPN型バイポーラトランジスタ、1,2;入力端
子、3;出力端子、4;高電位電源、5;低電位電源
回路を示す回路図、第２図は本発明の第２の本発明に係
る２入力NANDゲート回路を示す回路図、第３図は従来の
２入力NANDゲート回路の一例を示す回路図、第４図はそ
の変形例を示す回路図である。 P1,P2,P3,P4;PチャネルMOS型電界効果トランジスタ、
N1,N2,N3,N4,N5;NチャネルMOS型電界効果トランジス
タ、Q1,Q2;NPN型バイポーラトランジスタ、1,2;入力端
子、3;出力端子、4;高電位電源、5;低電位電源
Claims (2)
- 【請求項１】出力端子と電源との間に接続されたNPN型
バイポーラトランジスタと、このバイポーラトランジス
タのベースと前記電源との間に接続されそのゲートが入
力端子に接続された少なくとも１つの第１のＰチャネル
MOS型電界効果トランジスタと、そのゲート及びソース
が前記バイポーラトランジスタのベースに接続されその
ドレインが前記出力端子に接続されたデプレッション型
の第２のＰチャネルMOS型電界効果トランジスタとを有
することを特徴とするBiCMOSゲート回路。 - 【請求項２】出力端子と高電位電源との間に接続された
NPN型バイポーラトランジスタと、このバイポーラトラ
ンジスタのベースと前記高電位電源との間に接続されそ
のゲートが２つの入力端子に夫々接続された２つの第１
のＰチャネルMOS型電界効果トランジスタと、そのゲー
ト及びソースが前記バイポーラトランジスタのベースに
接続されそのドレインが前記出力端子に接続されたデプ
レッション型の第２のＰチャネルMOS型電界効果トラン
ジスタとを有し、前記第２のＰチャネルMOS型電界効果
トランジスタのドレインは２つの縦続接続されたＮチャ
ネルMOS型電界効果トランジスタを介して低電位電源に
接続され、前記ＮチャネルMOS型電界効果トランジスタ
のゲートは夫々前記２つの入力端子に接続されているこ
とを特徴とするBiCMOSゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163375A JP3038813B2 (ja) | 1990-06-21 | 1990-06-21 | ＢｉＣＭＯＳゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2163375A JP3038813B2 (ja) | 1990-06-21 | 1990-06-21 | ＢｉＣＭＯＳゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0453311A JPH0453311A (ja) | 1992-02-20 |
| JP3038813B2 true JP3038813B2 (ja) | 2000-05-08 |
Family
ID=15772691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2163375A Expired - Lifetime JP3038813B2 (ja) | 1990-06-21 | 1990-06-21 | ＢｉＣＭＯＳゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038813B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101203445B (zh) * | 2005-06-22 | 2012-03-07 | 平田机工株式会社 | 工件输送系统 |
-
1990
- 1990-06-21 JP JP2163375A patent/JP3038813B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101203445B (zh) * | 2005-06-22 | 2012-03-07 | 平田机工株式会社 | 工件输送系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453311A (ja) | 1992-02-20 |
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