JPH0613559A - Ｂｉｃｍｏｓ回路 - Google Patents

Abstract

(57)【要約】 【目的】 バイポーラ素子とＭＯＳ素子とを有するＢＩ
ＣＭＯＳ回路において、低電圧動作に適し、高速で動作
し、且つ低消費電力で動作するＢＩＣＭＯＳ回路を提供
する。 【構成】 ＣＭＯＳインバータ回路１とＰチャネルＭＯ
ＳＦＥＴ２及びＮチャネルＭＯＳＦＥＴ３からなるイン
バータとの間にＰチャネルＭＯＳＦＥＴ７及びＮチャネ
ルＭＯＳＦＥＴ６が接続されている。このＭＯＳＦＥＴ
６，７は、節点Ｃの電位上昇速度を速めて、ＮＰＮトラ
ンジスタ４とＮチャネルＭＯＳＦＥＴ５とが同時に導通
状態になることを防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、バイポーラ素子とＭＯ
Ｓ素子とを有するＢＩＣＭＯＳ回路に関する。

【０００２】

【従来の技術】近年、集積回路の高速化に伴ってＢＩＣ
ＭＯＳ回路が使用されつつあるが、同時に低電源電圧化
も進行しており、低電源電圧に適したＢＩＣＭＯＳ回路
として例えば、信学技報Ｖｏ１．９０，Ｎｏ．１８４，
６９ページ図１（Ｃ）に記載されているＮＰＮトランジ
スタとＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳと記
す）とを直列接続して出力部を構成するいわゆるＢＩＮ
ＭＯＳ回路が注目されている。しかし、このＢＩＮＭＯ
Ｓ回路においては、多入力ＮＡＮＤ回路を構成する場合
にＮＭＯＳの直列段数が増加し、出力がハイレベルから
ローレベルに変化するのに要する時間が大きくなってし
まうという欠点がある。

【０００３】この欠点を改善する為に、図５に示すよう
な、出力部を入力数に拘らず１個のＮＰＮトランジスタ
と１個のＮＭＯＳとの直列回路で構成して、その直列回
路の中間点を出力端子とするＢＩＣＭＯＳ回路が知られ
ている。図５において、ＣＭＯＳインバータ回路５１の
入力端は入力端子Ｉに接続されており、ＣＭＯＳインバ
ータ回路５１の出力点である節点Ａは、ＰチャネルＭＯ
ＳＦＥＴ（以下、ＰＭＯＳと記す）５２のゲートと、Ｎ
ＭＯＳ５３のゲートと、ＮＰＮトランジスタ５４のベー
スとに接続されている。ＰＭＯＳ５２のソースは電源端
子ＶDDに、ＰＭＯＳ５２のドレインは節点Ｂに接続され
ている。ＮＭＯＳ５３のソースは接地端子に、ドレイン
は節点Ｂに接続されている。ＰＭＯＳ５２とＮＭＯＳ５
３とはＣＭＯＳインバータを構成し、節点Ｂはその出力
端となっている。ＮＰＮトランジスタ５４のコレクタは
電源端子ＶDDに、ＮＰＮトランジスタ５４のエミッタ及
びＮＭＯＳ５５のドレインは出力端子Ｏに、ＮＭＯＳ５
５のゲートは節点Ｂに、ＮＭＯＳ５５のソースは接地端
子に接続されている。なお、図５に示す従来のＢＩＣＭ
ＯＳ回路では、ＣＭＯＳインバータ回路５１を論理ゲー
トに置き換えることにより多様の論理を実現できるが、
説明を簡便にするためにＣＭＯＳインバータ回路５１と
した。

【０００４】次に、上述の如く構成された従来のＢＩＣ
ＭＯＳ回路の動作について説明する。入力端子Ｉに印加
される信号がローレベルからハイレベルに変化する場合
には、ＣＭＯＳインバータ回路５１の出力点である節点
Ａの電位はハイレベルからローレベルに変化するので、
ＰＭＯＳ５２とＮＭＯＳ５３とで構成されるＣＭＯＳイ
ンバータにより、節点Ｂの電位はローレベルからハイレ
ベルに変化する。その結果、ＮＰＮトランジスタ５４は
ベース電位がローレベルになるので非導通状態になり、
ＮＭＯＳ５５はゲート電位がハイレベルになるので導通
状態になる。従って、出力端子Ｏの電位はハイレベルか
らローレベルに変化する。

【０００５】一方、入力端子Ｉに印加される信号がハイ
レベルからローレベルに変化する場合には、節点Ａの電
位はローレベルからハイレベルに変化するので、節点Ｂ
の電位はハイレベルからローレベルに変化する。その結
果、ＮＰＮトランジスタ５４は導通状態になり、ＮＭＯ
Ｓ５５は非導通状態になるので、出力端子Ｏの電位はロ
ーレベルからハイレベルに変化する。

【０００６】以上述べたように、図５に示す従来のＢＩ
ＣＭＯＳ回路は、全体としてインバータ回路として動作
する。図５に示すＢＩＣＭＯＳ回路は、例えばＣＭＯＳ
インバータ回路５１をＮ入力のＮＡＮＤ回路に置き換え
た場合には、全体としてＢＩＣＭＯＳのＮ入力ＮＡＮＤ
回路となるが、出力部のＮＭＯＳ５５はこの場合でも明
らかに１個しか要さないため、前述したＢＩＮＭＯＳ回
路と比較して出力がハイレベルからローレベルに変化す
るときの遅延時間を低減することができる。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＢＩＣＭＯＳ回路では、出力端子Ｏの電位がロ
ーレベルからハイレベルに変化するときに大電流が流れ
てしまうという問題点があり、実用化された例はほとん
どない。

【０００８】以下に、図６を参照して図５に示す従来の
ＢＩＣＭＯＳ回路の問題点について述べる。図６は、図
５に示す従来のＢＩＣＭＯＳ回路における各部の動作を
示す波形図である。入力端子Ｉに印加される信号がハイ
レベルからローレベルに変化する場合には、節点Ａの電
位はローレベルからハイレベルに変化するが、節点Ａの
電位がＮＰＮトランジスタ５４のベース・エミッタ間の
ビルト・イン・ポテンシャルＶFよりも大きくなると、
ＮＰＮトランジスタ５４は導通状態になるので、節点Ａ
に流入する電荷の大部分はＮＰＮトランジスタ５４のベ
ース電流として消費される。従って、図６に示すよう
に、節点Ａの電位は、出力端子Ｏの電位よりも略ビルト
・イン・ポテンシャルＶFだけ高い電位を保って変化す
る。出力端子Ｏの電位変化は、その出力端子Ｏに接続す
る負荷容量（図５では図示せず）が大きいときには暖慢
になるので、節点Ａの電位変化も暖慢になり、その結
果、節点Ｂのハイレベルからローレベルへの電位変化も
図６に示すように遅延が生じ、ＮＭＯＳ５５のゲートに
印加される電圧がＮＭＯＳ５５のしきい値電圧ＶTN以下
になってＮＭＯＳ５５が導通状態から非導通状態に変化
するのに要する時間が長くなる。

【０００９】即ち、出力端子Ｏの電位がローレベルから
ハイレベルに変化する場合には、図６に示すように、Ｎ
ＰＮトランジスタ５４とＮＭＯＳ５５とが同時に導通状
態になっている時間ＴＯが生じ、その時間ＴＯ内では電
源端子ＶDDからＮＰＮトランジスタ５４及びＮＭＯＳ５
５を通って接地端子へ大電流が流れてしまうので、消費
電力が大きくなってしまい、またＮＰＮトランジスタ５
４を通って出力端子Ｏに到達して負荷容量を充電すべき
電流の一部がＮＭＯＳ５５を通って接地端子に流れてし
まうため、出力端子Ｏにおける信号のスイッチング時間
が悪化してしまうという問題点がある。

【００１０】本発明はかかる問題点に鑑みてなされたも
のであって、バイポーラ素子とＭＯＳ素子とを有するＢ
ＩＣＭＯＳ回路において、低電圧動作に適し、高速で動
作し、且つ低消費電力で動作するＢＩＣＭＯＳ回路を提
供することを目的とする。

【００１１】

【課題を解決するための手段】本発明に係るＢＩＣＭＯ
Ｓ回路は、外部から入力信号を入力しＣＭＯＳインバー
タ回路を構成するＣＭＯＳ論理ゲート部と、このＣＭＯ
Ｓ論理ゲート部を構成するＰチャネルＭＯＳＦＥＴの数
と同数のＰチャネルＭＯＳＦＥＴで構成され同一相互接
続で同一入力信号を入力するＰチャネルＭＯＳ論理部
と、ソースが電源端子に接続されたＰチャネルＭＯＳＦ
ＥＴとソースが接地端子に接続された第１のＮチャネル
ＭＯＳＦＥＴとの夫々のゲートを接続して入力端とし夫
々のドレインを接続して出力端としたインバータ部と、
コレクタが前記電源端子に接続されエミッタが出力端子
に接続されたＮＰＮトランジスタと、ソースが前記接地
端子に接続されゲートが前記インバータ部の出力端に接
続されドレインが前記出力端子に接続された第２のＮチ
ャネルＭＯＳＦＥＴと、ドレインが前記ＣＭＯＳ論理ゲ
ート部の出力端及び前記ＮＰＮトランジスタのベースに
接続されゲートが前記電源端子に接続されソースが前記
インバータ部の入力端に接続された第３のＮチャネルＭ
ＯＳＦＥＴとを有することを特徴とする。

【００１２】

【作用】本発明に係るＢＩＣＭＯＳ回路においては、Ｃ
ＭＯＳ論理ゲート部とインバータ部との間に設けられて
いるＰチャネルＭＯＳ論理部は、インバータ部の入力端
の電位上昇速度を速めて、ＮＰＮトランジスタと第２の
ＮチャネルＭＯＳＦＥＴとが同時に導通状態になること
を防止する。これにより、本発明に係るＢＩＣＭＯＳ回
路は、出力端子の電位がローレベルからハイレベルに変
化するときに、負荷容量の電荷の放電路を構成する第２
のＮチャネルＭＯＳＦＥＴ又はＮＰＮトランジスタを速
やかに非導通状態にすることができるので、負荷容量の
充電路を構成するＮＰＮトランジスタと前記放電路とが
同時導通状態になることを防止することができるため、
消費電力を低減することができ、その同時導通状態にな
ることに起因するスイッチング遅れも防止することがで
きる。

【００１３】なお、本発明に係るＢＩＣＭＯＳ回路は、
ソースが前記電源端子に接続されドレインが前記出力端
子に接続されゲートが前記インバータ部の出力端に接続
された第２のＰチャネルＭＯＳＦＥＴを有することが好
ましい。また、前記第２のＮチャネルＭＯＳＦＥＴは、
コレクタが前記出力端子に接続されエミッタが前記接地
端子に接続されベースが前記インバータ部の出力端に接
続された第２のＮＰＮトランジスタに置き換え、前記イ
ンバータ部を構成するＰチャネルＭＯＳＦＥＴのソース
を前記出力端子に接続してもよい。

【００１４】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００１５】図１は、本発明の第１の実施例に係るＢＩ
ＣＭＯＳ回路を示す回路図である。ＣＭＯＳ論理ゲート
部であるＣＭＯＳインバータ回路１の入力端は入力端子
Ｉに接続されており、ＣＭＯＳインバータ回路１の出力
点である節点Ａは第３のＮチャネルＭＯＳＦＥＴである
ＮＭＯＳ６のドレイン及びＮＰＮトランジスタ４のベー
スに接続されている。ＮＭＯＳ６のゲートは電源端子Ｖ
DDに、ＮＭＯＳ６のソースはＰＭＯＳ２と第１のＮチャ
ネルＭＯＳＦＥＴであるＮＭＯＳ３とで構成されるＣＭ
ＯＳインバータの入力端である節点Ｃに接続されてい
る。ＰＭＯＳ２とＮＭＯＳ３とで構成されるＣＭＯＳイ
ンバータの出力端である節点Ｂは第２のＮチャネルＭＯ
ＳＦＥＴであるＮＭＯＳ５のゲートに接続されている。
また、ＮＰＮトランジスタ４のコレクタは電源端子ＶDD
に、ＮＰＮトランジスタ４のエミッタは出力端子Ｏ及び
ＮＭＯＳ５のドレインに接続されている。更に、ＮＭＯ
Ｓ５のソースは接地端子に接続されている。更にまた、
ＰチャネルＭＯＳ論理部であるＰＭＯＳ７のソースは電
源端子ＶDDに、ＰＭＯＳ７のゲートは入力端子Ｉに、Ｐ
ＭＯＳ７のドレインは節点Ｃに接続されている。

【００１６】次に、上述の如く構成された本第１の実施
例に係るＢＩＣＭＯＳ回路の動作について説明する。図
２は、図１に示す本第１の実施例に係るＢＩＣＭＯＳ回
路における各部の動作波形を示す波形図である。本第１
の実施例に係るＢＩＣＭＯＳ回路は、図５に示す従来の
ＢＩＣＭＯＳ回路と同じくＢＩＣＭＯＳインバータとし
て動作するが、以下に述べるような相違点がある。

【００１７】図１において、入力端子Ｉに印加された信
号がハイレベルからローレベルに変化する場合には、節
点Ａの電位はローレベルからハイレベルに向って、図５
に示す従来のＢＩＣＭＯＳ回路と同様に、出力端子Ｏの
電位と略ＮＰＮトランジスタ４のベース・エミッタ間の
ビルト・イン・ポテンシャルＶFの電位差を保って上昇
する。ここで、ＰＭＯＳ２とＮＭＯＳ３とで構成される
ＣＭＯＳインバータの入力端である節点Ｃの電位は、Ｐ
ＭＯＳ７が入力信号の変化に伴って導通状態になるの
で、ＰＭＯＳ７とＮＭＯＳ６との導通状態時抵抗で分割
された電位になり、図２に示すように、接点Ａの電位よ
りも常に高く、且つ速やかに上昇してハイレベルに至
る。従って、ＰＭＯＳ２とＮＭＯＳ３とで構成されるＣ
ＭＯＳインバータの出力端である節点Ｂ、即ちＮＭＯＳ
５のゲートの電位は速やかに下降して、ＮＭＯＳ５は非
導通状態になる。一方、図２に示すように、ＮＰＮトラ
ンジスタ４は、節点Ａの電位が上昇しているので導通状
態になり、出力端子Ｏの出力信号はローレベルからハイ
レベルに変化する。

【００１８】上述の動作において、図２に示すように、
ＮＰＮトランジスタ４とＮＭＯＳ５とが同時に導通して
いる期間、即ち節点Ａの電位がＶFになってから節点Ｂ
の電位がＶTNになるまでの期間ＴＯは、図５に示す従来
のＢＩＣＭＯＳ回路と比較して著しく短縮するので、本
実施例に係るＢＩＣＭＯＳ回路は、無駄な電力消費を低
減することができ、且つ出力信号のスイッチング特性を
改善することができる。

【００１９】一方、入力端子Ｉに印加される信号がロー
レベルからハイレベルに変化する場合には、節点Ａの電
位は速やかにハイレベルからローレベルに変化し、ＮＰ
Ｎトランジスタ４は非導通状態になり、ＰＭＯＳ７も入
力信号の変化に伴って非導通状態になるので、節点Ｃに
おける電荷はＮＭＯＳ６を通って放電する。従って、節
点Ｃの電位は速やかにハイレベルからローレベルに変化
し、節点Ｂの電位は速やかにローレベルからハイレベル
に変化するので、ＮＭＯＳ５は導通状態になり、出力端
子Ｏの出力信号はハイレベルからローレベルに速やかに
変化する。

【００２０】図３は、本発明の第２の実施例に係るＢＩ
ＣＭＯＳ回路を示す回路図である。図３に示す本第２の
実施例に係るＢＩＣＭＯＳ回路において、図１に示す第
１の実施例に係るＢＩＣＭＯＳ回路と異なる構成部分
は、図１におけるＣＭＯＳインバータ回路１がＣＭＯＳ
２入力ＮＡＮＤ回路１ａに変更されている部分と、前述
の変更部分に伴って、ＰチャネルＭＯＳ論理部が入力端
子Ｉ１及びＩ２を入力とするＣＭＯＳ２入力ＮＡＮＤ回
路１ａのＰチャネルＭＯＳＦＥＴ部と同じくＰＭＯＳＦ
ＥＴ７ａ及び７ｂの並列接続になっており、夫々のゲー
トが入力端子Ｉ１及びＩ２に接続されている部分と、ソ
ースが電源端子ＶDDに、ゲートがＮＭＯＳ５のゲート
に、ドレインが出力端子Ｏに接続されたＰＭＯＳ８が付
加されている部分である。なお、図３において、図１に
示す第１の実施例に係るＢＩＣＭＯＳ回路と同一の構成
部には、同一符号を付して説明を省略する。

【００２１】次に、上述の如く構成された本第２の実施
例に係るＢＩＣＭＯＳ回路の動作について説明する。Ｐ
ＭＯＳ８を無視すると、入力端子Ｉ１及びＩ２の入力信
号において、いずれもがハイレベルである状態から少な
くともいずれか一方の入力信号がローレベルに変化する
ときには、ＣＭＯＳ２入力ＮＡＮＤ回路１ａの出力がロ
ーレベルからハイレベルに変化し、同時にＰＭＯＳＦＥ
Ｔ７ａ及び７ｂの少なくともいずれか一方が導通状態に
なる。また、入力端子Ｉ１及びＩ２の入力信号におい
て、少なくともいずれか一方がローレベルである状態か
らいずれもがハイレベルに変化するときには、ＣＭＯＳ
２入力ＮＡＮＤ回路１ａの出力がハイレベルからローレ
ベルに変化し、同時にＰＭＯＳＦＥＴ７ａ及び７ｂの両
方が非導通状態になる。上述以外の本第２の実施例に係
るＢＩＣＭＯＳ回路の動作は、第１の実施例に係るＢＩ
ＣＭＯＳ回路の動作と全く同一である。

【００２２】図１に示すＢＩＣＭＯＳ回路のように、Ｐ
ＭＯＳ８が付加されていない回路では、出力端子Ｏの出
力信号がハイレベルとなったときのレベルは、電源端子
ＶDDの電位から電位ＶFだけ低下したレベルとなる。一
方、本第２の実施例に係るＢＩＣＭＯＳ回路にように、
ＰＭＯＳ８が付加されている回路では、出力端子Ｏの出
力信号がハイレベルとなるときは、ＰＭＯＳ８のゲート
がローレベルになっているので、ＰＭＯＳ８は導通状態
であり、出力端子Ｏの出力信号がハイレベルとなったと
きのそのレベルは、電源端子ＶDDの電位まで上昇するこ
とができ、ノイズマージンが改善される。

【００２３】図４は、本発明の第３の実施例に係るＢＩ
ＣＭＯＳ回路を示す回路図である。図４に示す本第３の
実施例に係るＢＩＣＭＯＳ回路において、図１に示す第
１の実施例に係るＢＩＣＭＯＳ回路と異なる構成部分
は、図１におけるＮＭＯＳ５の部分がＮＰＮトランジス
タ４５に変更されている部分と、ＰＭＯＳ２のソースの
接続箇所が電源端子ＶDDから出力端子Ｏに変更されてい
る部分とである。なお、図４において、図１に示す第１
の実施例に係るＢＩＣＭＯＳ回路と同一の構成部には、
同一符号を付して説明を省略する。

【００２４】次に、上述の如く構成された本第３の実施
例に係るＢＩＣＭＯＳ回路の動作について説明する。図
４において、ＰＭＯＳ２のソースは、ＮＰＮトランジス
タ４５の導通状態時にコレクタの電位よりもベースの電
位が高くなることを防止するために、出力端子Ｏ即ちＮ
ＰＮトランジスタ４５のコレクタと接続しているが、Ｐ
ＭＯＳ２とＮＭＯＳ３との直列回路は、実質的には図１
におけるＰＭＯＳ２及びＮＭＯＳ３よりなるインバータ
部と同一の働きをする。

【００２５】従って、前述の第１の実施例の説明と同様
に、図４に示す本第３の実施例に係るＢＩＣＭＯＳ回路
は、ＢＩＣＭＯＳのインバータ回路として動作する。ま
た、出力信号がローレベルからハイレベルになるとき
に、ＰＭＯＳ７とＰＭＯＳ６との導通状態時抵抗による
電位上昇によって、ＰＭＯＳ２及びＮＭＯＳ３のゲート
電位が出力信号のハイレベルへの変化を促進してＮＰＮ
トランジスタ４５を速やかに非導通状態にすることによ
り、ＮＰＮトランジスタ４とＮＰＮトランジスタ５とが
同時に導通状態になることを防止しているので、無駄な
電力消費を低減することができる。更に、図４に示す本
第３の実施例に係るＢＩＣＭＯＳ回路は、出力端子Ｏに
おける蓄積電荷の放電がＮＰＮトランジスタ４５を介し
て行われるので、その放電時間を短くすることができ、
より高速な動作をすることができる。

【００２６】

【発明の効果】以上説明したように本発明に係るＢＩＣ
ＭＯＳ回路によれば、出力端子の電位がローレベルから
ハイレベルに変化するときに、負荷容量の電荷の放電路
を構成するＮＭＯＳ又はＮＰＮトランジスタを速やかに
非導通状態にすることができるので、負荷容量の充電路
を構成するＮＰＮトランジスタと前記放電路とが同時導
通状態になることを防止することができるため、消費電
力を低減することができ、その同時導通状態になること
に起因するスイッチング遅れも防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＢＩＣＭＯＳ回路
を示す回路図である。

【図２】図１に示すＢＩＣＭＯＳ回路における各部の動
作波形を示す波形図である。

【図３】本発明の第２の実施例に係るＢＩＣＭＯＳ回路
を示す回路図である。

【図４】本発明の第３の実施例に係るＢＩＣＭＯＳ回路
を示す回路図である。

【図５】従来のＢＩＣＭＯＳ回路の一例を示す回路図で
ある。

【図６】図５に示す従来のＢＩＣＭＯＳ回路における各
部の動作波形を示す波形図である。

【符号の説明】

１；ＣＭＯＳインバータ回路 ２，７；ＰＭＯＳ ３，５，６；ＮＭＯＳ ４；ＮＰＮトランジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 外部から入力信号を入力しＣＭＯＳイン
   バータ回路を構成するＣＭＯＳ論理ゲート部と、このＣ
   ＭＯＳ論理ゲート部を構成するＰチャネルＭＯＳＦＥＴ
   の数と同数のＰチャネルＭＯＳＦＥＴで構成され同一相
   互接続で同一入力信号を入力するＰチャネルＭＯＳ論理
   部と、ソースが電源端子に接続されたＰチャネルＭＯＳ
   ＦＥＴとソースが接地端子に接続された第１のＮチャネ
   ルＭＯＳＦＥＴとの夫々のゲートを接続して入力端とし
   夫々のドレインを接続して出力端としたインバータ部
   と、コレクタが前記電源端子に接続されエミッタが出力
   端子に接続されたＮＰＮトランジスタと、ソースが前記
   接地端子に接続されゲートが前記インバータ部の出力端
   に接続されドレインが前記出力端子に接続された第２の
   ＮチャネルＭＯＳＦＥＴと、ドレインが前記ＣＭＯＳ論
   理ゲート部の出力端及び前記ＮＰＮトランジスタのベー
   スに接続されゲートが前記電源端子に接続されソースが
   前記インバータ部の入力端に接続された第３のＮチャネ
   ルＭＯＳＦＥＴとを有することを特徴とするＢＩＣＭＯ
   Ｓ回路。
2. 【請求項２】 ソースが前記電源端子に接続されドレイ
   ンが前記出力端子に接続されゲートが前記インバータ部
   の出力端に接続された第２のＰチャネルＭＯＳＦＥＴを
   有することを特徴とする請求項１に記載のＢＩＣＭＯＳ
   回路。
3. 【請求項３】 前記第２のＮチャネルＭＯＳＦＥＴが、
   コレクタが前記出力端子に接続されエミッタが前記接地
   端子に接続されベースが前記インバータ部の出力端に接
   続された第２のＮＰＮトランジスタに置き換えられてお
   り、前記インバータ部を構成するＰチャネルＭＯＳＦＥ
   Ｔのソースが前記出力端子に接続されていることを特徴
   とする請求項１又は２に記載のＢＩＣＭＯＳ回路。