JPS583326A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS583326A JPS583326A JP56100507A JP10050781A JPS583326A JP S583326 A JPS583326 A JP S583326A JP 56100507 A JP56100507 A JP 56100507A JP 10050781 A JP10050781 A JP 10050781A JP S583326 A JPS583326 A JP S583326A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- circuit
- load
- driving
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 101150110971 CIN7 gene Proteins 0.000 abstract 5
- 101150110298 INV1 gene Proteins 0.000 abstract 5
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 abstract 5
- 101150113941 trt1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
論珊回路としてプッシェツル形ＭＯａ論ｉｉｔａ路を含
む集積回路に関する。
む集積回路に関する。
本出願人は、特願昭５５−６１３９．５５−８０１８勢
において、いわゆるプッシ纂プル形ＭＯ８論理回路を提
案した。このプッシュプル形ＭＯＳ論珊回路は、同一チ
ャネル極性の駆動用の ′金属酸化膜半導体電界効
果トランジスタｃ以下ＭＯＳ）ランジス．タと称す）と
負荷用ＭＯ８）ランジスタから成る単位論理ゲート回路
を複数個含んでおシ、駆動用Ｍ０８トランジスタのゲー
ト電極は前段ゲート回路の出力端に接続されており、負
荷用ＭＯ８トランジスタのゲート電極は前段ゲート回路
の入力端に接続されている。この構成により、負荷用Ｍ
ＯＳ）ラ・ンジスタと駆動用ＭＯＳトランジスタは定常
的には一方がオンなら他方はオフとなるＣ−ＭＯＳ的な
プッシ為プル動作が行われるので、Ｃ−ＭＯ８回路と同
様の低電力回路がｎチャネルあるいＦｉｐミルチャネル
ずれかの単一極性素子で構成できる。
において、いわゆるプッシ纂プル形ＭＯ８論理回路を提
案した。このプッシュプル形ＭＯＳ論珊回路は、同一チ
ャネル極性の駆動用の ′金属酸化膜半導体電界効
果トランジスタｃ以下ＭＯＳ）ランジス．タと称す）と
負荷用ＭＯ８）ランジスタから成る単位論理ゲート回路
を複数個含んでおシ、駆動用Ｍ０８トランジスタのゲー
ト電極は前段ゲート回路の出力端に接続されており、負
荷用ＭＯ８トランジスタのゲート電極は前段ゲート回路
の入力端に接続されている。この構成により、負荷用Ｍ
ＯＳ）ラ・ンジスタと駆動用ＭＯＳトランジスタは定常
的には一方がオンなら他方はオフとなるＣ−ＭＯＳ的な
プッシ為プル動作が行われるので、Ｃ−ＭＯ８回路と同
様の低電力回路がｎチャネルあるいＦｉｐミルチャネル
ずれかの単一極性素子で構成できる。
しかしながら、上述Ｏ本山願人提案の従来蓋式ノフッシ
ェプル形ＭＯ８論理回路においては、通１１（ＤＨ／Ｄ
ｌｌ （エンハンスメント／テフリーシ曹ンｒｉｉ＞ｈ
るいＨＥ／ＩＩＩ（エンハンスメント／エンハンスメン
トｌ１ｌ）とは遮って、あゐグー）回路の出力端子から
次段ゲートの駆動素子への信号配線の接続の他Ｋ、負荷
素子をプツシ−プル的に動作させるため負荷素子へも制
御用配線を接続する必要がある。集積回路の機能が１雑
化し、集積規模が大となるに伴い、集積−路チップ内に
おけるゲート間の配線の距離を長くする必要がある場合
がしばしば生じるが、この場合、信号線数が大であると
それらが占める面積が大とな夛、チップの有効利用上問
題である。
ェプル形ＭＯ８論理回路においては、通１１（ＤＨ／Ｄ
ｌｌ （エンハンスメント／テフリーシ曹ンｒｉｉ＞ｈ
るいＨＥ／ＩＩＩ（エンハンスメント／エンハンスメン
トｌ１ｌ）とは遮って、あゐグー）回路の出力端子から
次段ゲートの駆動素子への信号配線の接続の他Ｋ、負荷
素子をプツシ−プル的に動作させるため負荷素子へも制
御用配線を接続する必要がある。集積回路の機能が１雑
化し、集積規模が大となるに伴い、集積−路チップ内に
おけるゲート間の配線の距離を長くする必要がある場合
がしばしば生じるが、この場合、信号線数が大であると
それらが占める面積が大とな夛、チップの有効利用上問
題である。
本−明のｌ的は、上述の本出願人提案の従来層成におけ
る問題に、かんがみ、単位論理ゲート回路の出力段にプ
ツシ為プル形反転ＩＩＩＩｔ−挿入するという構想に基
づき、プツシニブル形論ｍａ路を単位論理ゲート回路と
する銀積回路において、単位論理ゲート回路１Ｍｌ０配
線数を低減することによ〕配線面積を低減し、それによ
りチップ面積の有効利用を図ることＫあり、特に、集積
回路内で此稜的配線距離の長い信号配線に対して、プツ
シ、プル形論１回路の採用による配線数の増大およびそ
れに伴う配線面積の増大を防ぐととにある。
る問題に、かんがみ、単位論理ゲート回路の出力段にプ
ツシ為プル形反転ＩＩＩＩｔ−挿入するという構想に基
づき、プツシニブル形論ｍａ路を単位論理ゲート回路と
する銀積回路において、単位論理ゲート回路１Ｍｌ０配
線数を低減することによ〕配線面積を低減し、それによ
りチップ面積の有効利用を図ることＫあり、特に、集積
回路内で此稜的配線距離の長い信号配線に対して、プツ
シ、プル形論１回路の採用による配線数の増大およびそ
れに伴う配線面積の増大を防ぐととにある。
本発明は、ＬＳＩ（大規模集積回路）設計において、単
位ゲート回路間の配線が相対的に長いよう表信号線Ｗ＆
について、プッシュプル回路で従来必要とした３〜５本
の配線数ｔ２本だけの配線に抑えようとするものである
。
位ゲート回路間の配線が相対的に長いよう表信号線Ｗ＆
について、プッシュプル回路で従来必要とした３〜５本
の配線数ｔ２本だけの配線に抑えようとするものである
。
以下、本発明の実施例を添附の図面に基づいて従来例と
対比し々から説明する。
対比し々から説明する。
第】図は従来のプツシ為プル形集積回路の一部を示す回
路図である。＠１図において、Ｇ、Ｆｉ信号管伝送すべ
きゲート回路、Ｇ、はらからの信号を受ける側のゲート
で共に２人力ＮＯＲゲートの場合を示しており、両ゲー
トはプツシ、プルー路で形成されている。送信側ＮＯＲ
ゲートＧ、ｆｌ、駆動用ＭＯ８）ランジスタＱｔ−Ｑｓ
＆負荷用Ｍ０８トランジスタＴｂ Ｔｓ から成ってお
夛、駆動用ＭＯ８）ランジメタ１；ｂ、Ｑ富のゲートに
は前段のゲート（ＴＩ示せず）からの出力信号Ａ、Ｂが
それぞれ入力され、負荷用ＭＯ８）ランジスタのゲート
ＫＦｉ上記前段のゲートの入力端の信号すなわちＡ、Ｂ
の反転信号Ａ、Ｂがそれぞれ印加されている０受信側Ｎ
ＯＲゲートＧ、も駆動用ＭＯ８）ランジスタＱ＋ｓ＊Ｑ
ｔｍと負荷用ＭＯＢ）ラジジスタＴ、、 、 Ｔ□およ
びＴＩ。
路図である。＠１図において、Ｇ、Ｆｉ信号管伝送すべ
きゲート回路、Ｇ、はらからの信号を受ける側のゲート
で共に２人力ＮＯＲゲートの場合を示しており、両ゲー
トはプツシ、プルー路で形成されている。送信側ＮＯＲ
ゲートＧ、ｆｌ、駆動用ＭＯ８）ランジスタＱｔ−Ｑｓ
＆負荷用Ｍ０８トランジスタＴｂ Ｔｓ から成ってお
夛、駆動用ＭＯ８）ランジメタ１；ｂ、Ｑ富のゲートに
は前段のゲート（ＴＩ示せず）からの出力信号Ａ、Ｂが
それぞれ入力され、負荷用ＭＯ８）ランジスタのゲート
ＫＦｉ上記前段のゲートの入力端の信号すなわちＡ、Ｂ
の反転信号Ａ、Ｂがそれぞれ印加されている０受信側Ｎ
ＯＲゲートＧ、も駆動用ＭＯ８）ランジスタＱ＋ｓ＊Ｑ
ｔｍと負荷用ＭＯＢ）ラジジスタＴ、、 、 Ｔ□およ
びＴＩ。
を備えており、駆動用、ＭＯＳ）ランジスタＱ８．はそ
のゲートに送信側ゲートＧ１の出力を信号！Ｉｔｓを介
□して受は取り、駆動用トランジスタｑ、のゲートには
他の論理ゲート（図示せず）からの出力Ｃが入力されて
いる。負荷用ＭＯＳトランジスタＴ’ｔｔｅ’ｒ’ｔ＊
のゲートには送信側ゲートＧ１の入力信号が負荷駆動線
ｔｄ、およびｔｄ、を介してそれぞれ印加されている。
のゲートに送信側ゲートＧ１の出力を信号！Ｉｔｓを介
□して受は取り、駆動用トランジスタｑ、のゲートには
他の論理ゲート（図示せず）からの出力Ｃが入力されて
いる。負荷用ＭＯＳトランジスタＴ’ｔｔｅ’ｒ’ｔ＊
のゲートには送信側ゲートＧ１の入力信号が負荷駆動線
ｔｄ、およびｔｄ、を介してそれぞれ印加されている。
負荷用ＭＯ８）ランジスタＴ’ｓａのグー）ＫＦｉ上記
−の論理ゲートの入力信号が入力されている。この橡に
、プツシ、プル回路におりては、ゲート間の＃線が、信
号線のほかに負荷駆動−も必要となる。一般Ｋｎ入カグ
ー）を次段ゲ−）ｔＣＩＩ続するためには信号線１本と
負荷駆動線ｎ本の会計ｎ＋１本の信号線が必要となぁ。
−の論理ゲートの入力信号が入力されている。この橡に
、プツシ、プル回路におりては、ゲート間の＃線が、信
号線のほかに負荷駆動−も必要となる。一般Ｋｎ入カグ
ー）を次段ゲ−）ｔＣＩＩ続するためには信号線１本と
負荷駆動線ｎ本の会計ｎ＋１本の信号線が必要となぁ。
通常、ＬＢＩ内の単位論理ゲート回路の入力数は２〜４
の場合が多く、従ってゲート間の結線数は３〜５本が要
求される場合が多い。更に、一部のゲート回路では、極
−に入力数の多い場合が−あり、この様な場合、第１図
の従来回路では一層、配線数が多くなゐ〇 本発明は、入力数が２〜４の通常のゲート間の配線長が
長く、従って大きい配線面積を要求される場合や、配線
長が比較的短い場合でも、ゲート間の配線数が特に大で
あり、従りて大配線面積を要求される場合などにおいて
、配線数ｔ−２本に抑えようとするものである。
の場合が多く、従ってゲート間の結線数は３〜５本が要
求される場合が多い。更に、一部のゲート回路では、極
−に入力数の多い場合が−あり、この様な場合、第１図
の従来回路では一層、配線数が多くなゐ〇 本発明は、入力数が２〜４の通常のゲート間の配線長が
長く、従って大きい配線面積を要求される場合や、配線
長が比較的短い場合でも、ゲート間の配線数が特に大で
あり、従りて大配線面積を要求される場合などにおいて
、配線数ｔ−２本に抑えようとするものである。
本発明においては、プッシュプル回路の反転回路（イン
バータゲート）からの出力Ｗｉ−線数は、出力信号１１
本と、入力からの負荷駆動線１本の合計２本であること
を利用し、出力配線数が大きいゲートの出力に近接して
、１段のインバータゲートを設ける仁とにより、次段の
ゲートへの配線を２本に抑える。
バータゲート）からの出力Ｗｉ−線数は、出力信号１１
本と、入力からの負荷駆動線１本の合計２本であること
を利用し、出力配線数が大きいゲートの出力に近接して
、１段のインバータゲートを設ける仁とにより、次段の
ゲートへの配線を２本に抑える。
第２図は本発明の１実施例を示す回路図である０第２１
１において、Ｇｌはｗ４１図と同様の送信用ゲー）回路
、ＩＮＶ、Ｈ本ＱＩＩＫ！すＧ、に近接し−Ｃ配置され
たインバータゲート、そしてＧｍＦｉ受信憚ゲー）グー
である。インバータゲートＩＮＶ、け駆動用ＭＯＢ）ラ
ンジスタＱｔｔと、並列接続された負荷用ＭＯ８）ラン
ジスタＴ□およびＴｔ、とを電源電圧供給端子ｖＤＤと
ＧＮＤ間に直列接続して壜っている。ゲート回路への出
力端である駆動用トランジスタＱ、、 Ｇｈのドレイン
は信号＠ｔｓ を介してインバータゲートＩＮＶ、の
駆動用トランジスタＱ２、Ｏゲートに接続されている。
１において、Ｇｌはｗ４１図と同様の送信用ゲー）回路
、ＩＮＶ、Ｈ本ＱＩＩＫ！すＧ、に近接し−Ｃ配置され
たインバータゲート、そしてＧｍＦｉ受信憚ゲー）グー
である。インバータゲートＩＮＶ、け駆動用ＭＯＢ）ラ
ンジスタＱｔｔと、並列接続された負荷用ＭＯ８）ラン
ジスタＴ□およびＴｔ、とを電源電圧供給端子ｖＤＤと
ＧＮＤ間に直列接続して壜っている。ゲート回路への出
力端である駆動用トランジスタＱ、、 Ｇｈのドレイン
は信号＠ｔｓ を介してインバータゲートＩＮＶ、の
駆動用トランジスタＱ２、Ｏゲートに接続されている。
ゲート回路ｑの入力端であるＧｈ、Ｑ霊のゲートはそれ
ぞれ、負荷駆動線Ｚｌｅ ｚ、 を介して、ＩＮｖｌ
の負荷用トランジスタＴｌｌ −Ｔｓａ （）グー）Ｋ
ｉ！続されている。受信側ゲート回１１（ａやはり２人
力Ｎ０ＩＲゲートであるが、第１図と比べて、負荷用Ｍ
Ｏ８）ランジスタが１個少なくなっている。ＧｓＦｉ、
駆動用ＭＯ８）ランジスタＱ＋ｔ ＊ Ｑｕと負荷用Ｍ
Ｏ８）ランジスタＱ１．。
ぞれ、負荷駆動線Ｚｌｅ ｚ、 を介して、ＩＮｖｌ
の負荷用トランジスタＴｌｌ −Ｔｓａ （）グー）Ｋ
ｉ！続されている。受信側ゲート回１１（ａやはり２人
力Ｎ０ＩＲゲートであるが、第１図と比べて、負荷用Ｍ
Ｏ８）ランジスタが１個少なくなっている。ＧｓＦｉ、
駆動用ＭＯ８）ランジスタＱ＋ｔ ＊ Ｑｕと負荷用Ｍ
Ｏ８）ランジスタＱ１．。
Ｑｓｓｔ備えている。駆動用ＭＯ８）ランジスタＱｔｓ
のグー）Ｈ１信号１１ｔｓ を介してＩＮＶ、 の入
力端である駆動用ＭＯ８）ランジスタＱｌ１１のゲート
に接続されている。負荷用ＭＱＳ）ランジスタフ１２の
ゲートは負荷駆動線ｌ、ヲ介して、ＩＮＶ、 の出力
端である駆動用ＭＯ８）ランジスタＱ！１のドレインに
接続されている。駆動用ＭＯ８）ランジスタＱ１．およ
び負荷用ＭＯＳトランジスタＴ０のゲートにはそれぞれ
、他の論理ゲート（図示せず）からの出力信号とその反
転信号が°印加される。信号ｔａＬａ にはＩＮＶ、
の入力すなわちＧ、の出力が現われており、負荷駆動
線ｔｄ ＫはＩＮＶ、 の串力が現われているので
、Ｇ、の駆動用トランジスタＱｓｓと負荷用トランジス
タＴ１ｍとのゲートには互いに反転した信号が印加され
る。従って、受信側論理ゲートＧ、はプッシュプル動作
を行うことが可能である。
のグー）Ｈ１信号１１ｔｓ を介してＩＮＶ、 の入
力端である駆動用ＭＯ８）ランジスタＱｌ１１のゲート
に接続されている。負荷用ＭＱＳ）ランジスタフ１２の
ゲートは負荷駆動線ｌ、ヲ介して、ＩＮＶ、 の出力
端である駆動用ＭＯ８）ランジスタＱ！１のドレインに
接続されている。駆動用ＭＯ８）ランジスタＱ１．およ
び負荷用ＭＯＳトランジスタＴ０のゲートにはそれぞれ
、他の論理ゲート（図示せず）からの出力信号とその反
転信号が°印加される。信号ｔａＬａ にはＩＮＶ、
の入力すなわちＧ、の出力が現われており、負荷駆動
線ｔｄ ＫはＩＮＶ、 の串力が現われているので
、Ｇ、の駆動用トランジスタＱｓｓと負荷用トランジス
タＴ１ｍとのゲートには互いに反転した信号が印加され
る。従って、受信側論理ゲートＧ、はプッシュプル動作
を行うことが可能である。
第２図から明らかなようにＩＮＶＸ とＱｓｓ結ぶ配線
数はｔａと１６ の２本だけである。第１図の従来形
においてＶｉｌ＠、 Ｌａｔ 、 Ｌａｇの３本を必要
としたので、本実施例によ９１本の配線が削減されたこ
とになる。なお、Ｇ１とＩＮＶｌを結ぶ配線数は従来通
りｔｌ、を怠、を島の３本であるがＧ１とＩ Ｎ Ｖｔ
は近接して配置されているので１１．１！、 ＬＨの配
線がレイアウト上特に大きな間ａｔ−もたらすことはな
いＯ 第３図は本発明の第２の実施例を示す要部回路図である
。第３図において０４は送信側２人力ＮＡＮＤゲート、
ＩＮＶ＊、 Ｆｉ ０４に近接して配置すしたインバー
タである。Ｇ４は直列接続された駆動用ＭＯ８）ランジ
ス／ら、およびＱＩと、並列接続された負荷用ＭＯ８）
ランジスタＴ□およびＴ。
数はｔａと１６ の２本だけである。第１図の従来形
においてＶｉｌ＠、 Ｌａｔ 、 Ｌａｇの３本を必要
としたので、本実施例によ９１本の配線が削減されたこ
とになる。なお、Ｇ１とＩＮＶｌを結ぶ配線数は従来通
りｔｌ、を怠、を島の３本であるがＧ１とＩ Ｎ Ｖｔ
は近接して配置されているので１１．１！、 ＬＨの配
線がレイアウト上特に大きな間ａｔ−もたらすことはな
いＯ 第３図は本発明の第２の実施例を示す要部回路図である
。第３図において０４は送信側２人力ＮＡＮＤゲート、
ＩＮＶ＊、 Ｆｉ ０４に近接して配置すしたインバー
タである。Ｇ４は直列接続された駆動用ＭＯ８）ランジ
ス／ら、およびＱＩと、並列接続された負荷用ＭＯ８）
ランジスタＴ□およびＴ。
とｔ電源電圧供給端子ｖ！１いＧＮＤ間に直列に接続し
て構成されている。ＩＮＶ、は、駆動用ＭＯＳトランジ
ス’ Ｑｓｓ 、負荷用ＭＯ８）ランジスタテ１ｓｓｐ
よびＴｓａ を電源電圧供給端子間に直列接続して構成
されているＯＧ４の出力端であるも、のドレインは％
ｔ４１介してＩＮＶ、 の入力端である偽、のグーＨ
Ｃ接続されている。Ｇ４の入力端であるＱ□、Ｑ、！の
ゲートはそれぞれｔ、、ｌ−を介してＩＮＶ、の負荷Ｍ
Ｏ８）ランジスタＴ□、Ｔ、４のグー）に接続されてい
る。ＩＮＶ、の出力端であるＱｓｓのドレインは信号線
ｔ、を介して次段ゲート回路（１５！ｌ示せず）の入力
Ｋｍ綬さ釘ている。 ＩＮＶ。
て構成されている。ＩＮＶ、は、駆動用ＭＯＳトランジ
ス’ Ｑｓｓ 、負荷用ＭＯ８）ランジスタテ１ｓｓｐ
よびＴｓａ を電源電圧供給端子間に直列接続して構成
されているＯＧ４の出力端であるも、のドレインは％
ｔ４１介してＩＮＶ、 の入力端である偽、のグーＨ
Ｃ接続されている。Ｇ４の入力端であるＱ□、Ｑ、！の
ゲートはそれぞれｔ、、ｌ−を介してＩＮＶ、の負荷Ｍ
Ｏ８）ランジスタＴ□、Ｔ、４のグー）に接続されてい
る。ＩＮＶ、の出力端であるＱｓｓのドレインは信号線
ｔ、を介して次段ゲート回路（１５！ｌ示せず）の入力
Ｋｍ綬さ釘ている。 ＩＮＶ。
の入力端であるも、のゲートは負荷駆動８４ を介し
て次段ゲート回路の負荷トランジスタのゲートに接続さ
れている。仁の？！２の実施例によっても、Ｇ４かも図
示しない次験のゲート回路への接線数は２本である。
て次段ゲート回路の負荷トランジスタのゲートに接続さ
れている。仁の？！２の実施例によっても、Ｇ４かも図
示しない次験のゲート回路への接線数は２本である。
一般に、送信側のプッシュプル形論テ回路がｎ入力の場
合に、受信情のプツシニブル形論理回路への配線は従来
はＨ＋ １本必要であったのが、本発明により、２本に
低減されることが容易に理解できるであろう。
合に、受信情のプツシニブル形論理回路への配線は従来
はＨ＋ １本必要であったのが、本発明により、２本に
低減されることが容易に理解できるであろう。
以上の説明から明らかなように１本発明によれば、プツ
シ為プル形回＃＆を用いるＭＯ８論理集積回ＩＩにおい
て、配線本数が多くなった９、配線距離が長くなったり
する配線路に対して、従来ｔｉ３〜５本あるいはそれ以
上の配置１１’していたものを２本だけの配ＩＩＫ抑え
ることが出来るので、配線面積の縮小、チップ簡積の有
効利用化、ひいてはＬＳＩチップ収率の増大および価格
の低減等の効果が得られる。
シ為プル形回＃＆を用いるＭＯ８論理集積回ＩＩにおい
て、配線本数が多くなった９、配線距離が長くなったり
する配線路に対して、従来ｔｉ３〜５本あるいはそれ以
上の配置１１’していたものを２本だけの配ＩＩＫ抑え
ることが出来るので、配線面積の縮小、チップ簡積の有
効利用化、ひいてはＬＳＩチップ収率の増大および価格
の低減等の効果が得られる。
１１ＥＩ図は従来のプッシュプル形集積回路の一部を示
す回路図、第２図は本発明の１実施例によるプッシュプ
ル形集積回路の−Ｓを示す回路図、第３因は本発明のＩ
ｌｌ！２の実施９１１によるブツシュフル形集積（ロ）
路の一部を示す回路図である。 Ｇ１・・・・・・送信ｗ２人力ＮＯＲゲグー：Ｇ、、Ｇ
３・・・・・・受信１１２人力ＮＯＲゲート：ｔ、・・
・・・・信号線：Ｚｄ＋’４ ｈ１６ ！・・・・・・
負荷駆動縁； ＩＮＶｌ、 ＩＮＶ、・・・・・・イン
バータ；０４・・・・・・２人力ＮＡＮＤゲート特許出
願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 し 第２図
す回路図、第２図は本発明の１実施例によるプッシュプ
ル形集積回路の−Ｓを示す回路図、第３因は本発明のＩ
ｌｌ！２の実施９１１によるブツシュフル形集積（ロ）
路の一部を示す回路図である。 Ｇ１・・・・・・送信ｗ２人力ＮＯＲゲグー：Ｇ、、Ｇ
３・・・・・・受信１１２人力ＮＯＲゲート：ｔ、・・
・・・・信号線：Ｚｄ＋’４ ｈ１６ ！・・・・・・
負荷駆動縁； ＩＮＶｌ、 ＩＮＶ、・・・・・・イン
バータ；０４・・・・・・２人力ＮＡＮＤゲート特許出
願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１図 し 第２図
Claims (1)
- １ 少なくとも１個の駆動用電界効果トランジスタと少
なくとも１個０負荷用電界効果１−ンジスタとを電源電
圧供給端子間に直列Ｋｌｌ続して成る単位論理ゲート回
路を複数個含み、１っ０単位論理ゲートの信号出力端を
他の論理ゲートＫかける駆−用トランジスタの六方端子
Ｋ［Ｉ続すると共゛に、前記１つの単位論ｌゲートの信
号入力端であって前記信号出力端に反転信号を与える信
号入力端をプツシ為プル形反転回路の入カ端Ｋｍ絖し、
前記プツシ為プル形反転回路の出方端を前記他の単位論
理ゲートにおける負荷用トランジスタノ入力端子に接続
した構成を有すゐことを特徴とする集積回路口
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100507A JPS583326A (ja) | 1981-06-30 | 1981-06-30 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56100507A JPS583326A (ja) | 1981-06-30 | 1981-06-30 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS583326A true JPS583326A (ja) | 1983-01-10 |
Family
ID=14275854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56100507A Pending JPS583326A (ja) | 1981-06-30 | 1981-06-30 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS583326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180016272A (ko) | 2016-08-04 | 2018-02-14 | 닛뽄 가야쿠 가부시키가이샤 | 액정 시일제 및 그것을 이용한 액정 표시 셀, 그리고 액정 표시 셀의 제조 방법 |
| KR20180016273A (ko) | 2016-08-04 | 2018-02-14 | 닛뽄 가야쿠 가부시키가이샤 | 액정 시일제 및 그것을 이용한 액정 표시 셀, 그리고 액정 표시 셀의 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51101457A (ja) * | 1975-02-27 | 1976-09-07 | Rca Corp |
-
1981
- 1981-06-30 JP JP56100507A patent/JPS583326A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51101457A (ja) * | 1975-02-27 | 1976-09-07 | Rca Corp |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180016272A (ko) | 2016-08-04 | 2018-02-14 | 닛뽄 가야쿠 가부시키가이샤 | 액정 시일제 및 그것을 이용한 액정 표시 셀, 그리고 액정 표시 셀의 제조 방법 |
| KR20180016273A (ko) | 2016-08-04 | 2018-02-14 | 닛뽄 가야쿠 가부시키가이샤 | 액정 시일제 및 그것을 이용한 액정 표시 셀, 그리고 액정 표시 셀의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0103236B1 (en) | Logical circuit | |
| US5952847A (en) | Multiple logic family compatible output driver | |
| US5059835A (en) | Cmos circuit with programmable input threshold | |
| EP0196113B1 (en) | Tri-state buffer circuit | |
| JPH07321636A (ja) | 電流スイッチング回路 | |
| US6094067A (en) | Output buffer circuit | |
| EP0235889B1 (en) | Data reading circuit for semiconductor memory device | |
| US6661274B1 (en) | Level converter circuit | |
| US5663669A (en) | Circuitry and method for latching information | |
| US4837461A (en) | Master slice type integrated circuit | |
| JPS583326A (ja) | 集積回路 | |
| JPH09205359A (ja) | 出力回路 | |
| US4885544A (en) | Determination circuit for data coincidence | |
| JP2749185B2 (ja) | 複合論理回路 | |
| US6563341B2 (en) | Tri-state buffer circuit | |
| JPH0128544B2 (ja) | ||
| US4556806A (en) | Gate alterable output buffer | |
| US4891534A (en) | Circuit for comparing magnitudes of binary signals | |
| JPH0355913A (ja) | 出力バッファ回路 | |
| JPH05326863A (ja) | 半導体集積回路 | |
| JPS58129830A (ja) | 変換回路 | |
| JPH0128543B2 (ja) | ||
| EP0548551A1 (en) | Logic circuit having high speed low power consumption characteristic | |
| JPH05191239A (ja) | マルチプレクサ回路 | |
| JP2752778B2 (ja) | 半導体集積回路 |