DE2853204A1

DE2853204A1 - Transistorschaltung

Info

Publication number: DE2853204A1
Application number: DE19782853204
Authority: DE
Inventors: Tsuneo Ito; Tsuyoshi Saitou
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1977-12-09
Filing date: 1978-12-08
Publication date: 1979-06-13
Also published as: JPS5480041A; JPS6023432B2; US4275312A

Description

Beschreibung

28532Q4

Die Erfindung betrifft Transistorschaltungen mit mehreren Metallisolierschicht-Feldeffekttransistoren (nachfolgend mit MISFET abgekürzt). Die Erfindung bezieht sich insbesondere auch auf Decoderschaltungen für statische MIS-Speicherschaltungen.

Eine statische Speicherschaltung, die auf einer Verhältnis-Inverterschaltung (inverter circuit of the ratio type) beruht, erfordert keine komplizierte Erneuerungs- bzw. Auffrisch-Schaltung, um die Speicherzellen regelmässig aufzufrischen, so dass keine Auslöschung der gespeicherten Information in Speicherzellen auftritt, die üblicherweise in einer dynamischen Speicherschaltung verwendet werden, welche auf einer verhältnislosen Inverterschaltung (inver-

-15~-ter circuit of the ratioless type) beruht. Eine statische Speicherschaltung, die auf einer Verhältnis-Inverterschaltung beruht, erfordert auch keine Taktschaltungen, um die die Speicherzellen umgebenden Schaltungen durch Taktsignale zu steuern. Diese statischen Speicherschaltungen haben jedoch den Nachteil, dass sie im Vergleich zu den dynamischen Speicherschaltungen eine hohe Stromaufnahme aufweisen. Beim Betreiben der Speicherschaltungen wird üblicherweise ein beträchtlicher Teil der elektrischen Energie durch die peripheren Schaltungen, insbesondere durch die Decoderschaltungen verbraucht.

Wenn die statischen Speicherschaltungen für den Hauptspeicher grosser Rechner verwendet werden sollen, ist es daher erforderlich, dass Dscoderschaltungen verwendet werden, die eine geringere Leistung während des Bereitschaftszustandes bzw. der Bereitschaftsperioden verbrauchen.

Bei der Inverterschaltung vom zuvor erwähnten Verhältnistyp

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hängt der Ausgangspegel vom Verhältnis des WiderStandswerts eines Last-MISFETs zum Widerstandswert eines Treiber-MISFETs ab, während bei einer "verhältnislosen" Inverterschaltung der Ausgangspegel davon abhängt, ob eine auf einem Kondensator gespeicherte elektrische Ladung entladen wird oder nicht. Bei der sogenannten verhältnislosen Inverterschaltung fliesst zwischen der Spannungsquelle und Masse praktisch kein Strom.

Es sind statische Decoderschaltungen bekannt, die Leistungs- bzw. Versorgungsspannungsschalter Tg und T^, aufweisen, und die durch Taktimpulssignale gesteuert werden (vgl. die Fig. 1 und 2), so dass die Stromaufnähme klein gehalten werden kann/Während des Betriebszeitraums weist das Taktimpulssignal einen hohen Binärwert (einen hohen Pegel V) auf, um die Versorgungsspannungs-Schalter To und T^, in den leitenden Zustand zu versetzen, Wahrend des Bereit-

schaftszustandes weist das Taktimpulssignal dagegen einen niederen Binärwert (einen niederen Pegel mit UuIl Volt) auf, um die Versorgungsspannungs-Schalter Tg und T^ im nicht-leitenden Zustand zu halten.

Bei der in Pig. 1 dargestellten Decoderschaltung ist der Versorgungsspannungs-Schalter Tg auf der dem Masseanschluss zugewandten Seite einer Tor- bzw. Verknüpfungsschaltung angeordnet, die aus MISFETs T₂ bis T₁-, besteht. Der Versorgungsspannungs-Schalter Tg ist während der Bereitschaftsperioden nicht leitend. Daher unterbricht der Versorgungs- * spannungs-Schalter Tg einen Stromfluss zwischen der Spannung sver so rgung-squelle V_cc und Masse in der Decoderschaltung. Im Zusammenhang mit der vorliegenden Erfindung wurde diese Schaltung untersucht und dabei festgestellt, dass der Ausgangssignalpegel am Ausgang XN einen hohen Binärwert aufweist, so dass die in einer (nicht dargestellten) Speicherzellenanordnung enthaltenen MISFETs in den leitenden Zustand gelangen, wodurch Strom von einem gemeinsamen Last-MISFET der Speicherzellenanordnung nach Masse fliessen kann.

Bei der in Fig. 2 dargestellten Decoderschaltung befindet sich der Versorgungsspannungs-Schalter T^ auf der der Versorgungsspannungsquelle V zugewandten Seite einer

CC

Tor- bzw. Verknüpfungsschaltung, die auf MISFETs T₅ bis T_g besteht. In diesem Falle ist der Versorgungsspannungs-Schalter T,, ein VerarmungS-MSFET, dessen Schwellwertspannung auf eine Spannung nahe Mull eingestellt ist. Ein Verarmungs-MISFET T^₂ kompensiert den Spannungspegel während Perioden oder Zeiträumen mit langen Zyklen, oder wenn die Aus- bzw. Anwählzeit über einen langen Zeitraum hinweg kontinuierlich anhält. Es wurde jedoch im Zusammenhang mit der vorliegenden Erfindung und bei Untersuchung dieser Schaltung festgestellt, dass auch bei der in Fig. dargestellten Decoderschaltung während der Bereitschafts-Zeiträume die nachfolgend angegebenen Nachteile und Schwierigkeiten auftreten.

(1) Wenn wenigstens eines der Adressensignale mit hohem Binärwert an den Adresseneingängen (aQ bis ar) anliegt, fliesst Strom von der Spannungsversorgungsquelle V„_ über die MISFETs T^ und T₂ nach Masse, da der Verarmungs-MISFET T^. sich nicht vollständig im nicht-leitenden Zustand befindet.

(2) Wenn Adressensignale, die alle einen niederen Binärwert aufweisen, an den Adresseneingängen anliegen, tritt am Schaltungspunkt A ein Signal mit hohem Binärwert auf, so dass der MISFET T._Q in den leitenden Zustand versetzt wird. Daher fliesst ein Strom von der Spannungsversorgungsquelle V_cc über die MISFETs T₉ und T₁₀ nach Masse.

Mit der in Fig. 2 dargestellten Decoderschaltung ist es also nicht möglich, den Strom während der Bereitschaftszeiträume vollständig zu unterdrücken.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Tran-

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sistorschaltung und eine statische Decoderschaltung zu schaffen, in der kein Strom in dieser unerwünschten Weise fliesst, die eine geringere Stromaufnahme aufweist, und die insbesondere im Zusammenhang mit einer statischen Speicherschaltung vorteilhaft eingesetzt werden kann.

Diese Aufgabe wird erfindungsgemäss mit der in Anspruch 1 angegebenen Transistörschaltung gelöst.

Die in Anspruch 2 angegebene Decoderschaltung löst ebenfalls die gestellte Aufgabe.

ItLt der in Anspruch 7 angegebenen Decoderschaltung für eine statische MIS-Speicherschaltung wird ebenfalls die gestellte Aufgabe gelöst.

Bei der vorliegenden Erfindung werden insbesondere die beiden nachfolgend angegebenen Gesichtspunkte berücksichtigt, '15" "nämlich

1. den Strom in der Decoderschaltung während der Bereitschaft sperio den vollständig zu unterdrücken und

2. die Ausgangssignale der Decoderschaltung während der Bereitschaftsperioden auf einen niederen Binärwert bzw. einen "L"-Pegel einzustellen.

Der springende Punkt der vorliegenden Erfindung ist folgender: Ein MISFET, dessen Gate-Elektrode mit den Adressendecodiersignalen beaufschlagt wird, und ein erster MISi¹ET, dessen Gate-Elektrode mit Steuersignalen beaufschlagt wird,sind zwischen einem ersten Bezugsspannungsanschluss und einem Ausgang in Reihe geschaltet«. Ein MISFET, an dessen Gate-Elektrode die zuvor genannten Adressendecodiersignale über eine aus einem MISFET bestehende Inverterschaltung anliegt, ist zwischen dem besagten Ausgang und einem zweiten

^O Spannungsanschluss geschaltet. Ein zweiter MISFET, an dessen Gate-Elektrode Steuerssignale anliegen, ist zwischen die besagte Inverterschaltung und eine zweite Bezugsspannungs-

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quelle geschaltet, wobei der erste und zweite MISlET von den besagten Steuersignalen während der Betriebsperioden des statischen ill S-Sp ei ehe rs in den leitenden und während der Bereitsschaftsperioden in den nicht-leitenden Zustand gebracht werden.

Die vorliegende Erfindung betrifft also eine Transistorschaltung und insbesondere eine statische Decoderschaltung, die ein NOR-Glied aufweist, das aus mehreren MISFETs besteht, deren Gate-Elektroden mit Adressensignalen beaufschlagt werden. Mit dem NOR-Glied ist eine Inverterschaltung in Reihe geschaltet, an deren Gate-Elektrode das Ausgangssignal des NOR-Gliedes anliegt. Die Gate-Elektrode eines ersten MISPETs wird mit dem Ausgangssignal des NOR-Gliedes und die Gate-Elektrode eines zweiten MISFETs wird mit dem Ausgangssignal der Inverterschaltung beaufschlagt. Das NOR-Glied und die Inverterschaltung sind über einen ersten Schalt-MISFET mit Masse verbunden. An der Gate-Elektrode

' des ersten Schalt-MISFETs liegen die Steuersignale an.

Die aus dem NOR-Glied und der Inverterschaltung bestehende Reihenschaltung ist über einen zweiten Schalt-MISFET mit der Spannungsversorgungsquelle verbunden. Der zweite Schalt-MISFET wird an seiner Gate-Elektrode mit den Steuersignalen beaufschlagt. Der erste und zweite Schalt-MISFET werden während der Bereitschaftsperioden durch die Steuersignale in den nicht-leitenden Zustand versetzt, so dass ein Strom zwischen der Spannungsversorgungsquelle und Masse in der Decoderschaltung vollständig unterdrückt wird, und das Ausgangssignal der Decoderschaltung wird auf einem niederen bzw. Massepegel gehalten.

Die Erfindung wird nachstehend anhand der Zeichnungen beispielsweise näher erläutert. Es zeigen:

Fig."1 und 2 statische Decoderschaltungen mit einem herkömmlichen Versorgungsspannungs-Schalter,

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Fig. 3 eine statische Decoderschaltung mit einer erfindungsgemässen Transistorschaltung,

Fig. 4- eine statische MIS-Speicherzelle mit mehreren MISFETs, die mit dem Ausgang der in Fig* 3 dargestellten ,

Decoderschaltung verbunden sind,

Fig. 5 eine 4-096-Wort-Speicheranordnung mit stati sehen 1-Bit-Speichern, wobei diese Speicheranordnung aus statischen MIS-Speicherzellen besteht, wie sie in Fig. 4 dargestellt sind, und Fig. 6 eine 4096-Wort-Speicheranordnung mit statischen 1 -Bit- Sp ei ehern., anhand der der Zusammenhang zwischen der Decoderschaltung und der Speicheranordnung erläutert wird.

Die in Fig. 3 dargestellte statische Decoderschaltung gemäss der vorliegenden Erfindung wird nachfolgend erläutert.

Die in Fig. 3 dargestellte Schaltung umfasst einen Last-MISFET T₁, Treiber-N-Kanal-MISFETs T₂ bis Tr₇, die ein NOR-Glied bilden, einen Last-N-Kanal-MISFET T_Q und einen Treiber-N-Kanal-MISFET T^q, wobei diese beiden letztgenannten MISFETs eine einzige Inverterschaltung bilden, einen N-Kanal-MISFET T₁₂, an dessen Gate-Elektrode Ausgangssignale, beispielsweise Adressen de codier signale des NOR-Gliedes anliegen, einen N-Kanal-MISFET T₁^, an dessen Gate-Elektrode die Ausgangssignale der Inverterschaltung anliegen, sowie Schalt-MISFETs Tg und T₁₁, die jeweils aus einem N-Kanal-MISFET bestehen, und deren Gate-Elektroden mit einem Steuersignalanschluss 0 verbunden sind, so dass an diesen Gate-Elektroden Steuersignale (Taktimpulssignale) angelegt werden können. Die Steuersignale weisen abwechselnd und periodisch den hohen Binäerwert (5 YoIt) und den niederen Binärwert (Hull -YoIt)." auf. Während der Betriebsperioden, weist das Steuersignal den hohen Binäerwert auf und versetzt die Spannungsversorgungs-Schalter To und T₁₁ in den leitenden Zustand. Während der Bereitschaftsperioden

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oder -Zeiträumen weist das Steuersignal den niederen Binärwert auf und die Spannungsversorgungs-Schalter Tg und T^ befinden sich daher im nicht-leitenden Zustand- Am Anschluss Vcc liegt eine Versorgungsspannung mit 5 "Volt an. Mit dem Bezugszeichen a_Q, a^, a₂, a,, a^ und a^ sind Adresseneingänge bezeichnet, an die Adresseneingangssignale mit hohem und niederem Binärwert angelegt werden. Der Ausgang der statischen Decoderschaltung ist mit dem Bezugszeichen ZN bezeichnet.

Nachfolgend soll die Arbeitsweise der statischen Decoderschaltung beschrieben werden.

(1) Bereitschaftszustand, wenn die Adressendecoderschaltung ausgewählt ist, d. h., wenn das Adressendecodiersignal mit hohem Binärwert am Ausgang XN erzeugt wird:

Die an die Adresseneingänge aQ bis a,- angelegten Adressensignale xveisen alle den niederen Binärwert auf. Daher befinden sich die MISFETs T₂ ^{bis T}7 ^des NOR-Glieds alle im nicht-leitenden Zustand. Das am Steuersignalanschluss 0 anliegende Steuersignal weist einen hohen Binärwert auf, so dass die Schalt-MISFETs T_Q und T^ sich im nichtleitenden Zustand befinden. Der Ausgangspunkt A im NOR-Glied weist daher auf Grund des Last-MISFETs T^ einen hohen Binärwert auf. Obgleich der MISFET 10 sich im leitenden Zustand befindet, verbleibt der Schalt-MISFET T_Q im nicht-leitenden Zustand, so dass der Ausgangspunkt B der Inverterschaltung über den Last-MISFET Tq einen hohen Binärwert aufweist. Daher wird der MISFET T^₅ in den leitenden Zustand versetzt.

Da der Schalt-MISFET T_x.^ in der zuvor beschriebenen Weise nicht leitend ist, tritt am Ausgang XN ein Signal mit niederem Binärwert auf.

Auch wenn der Treiber-MISFET T^₀ der Inverterschaltung

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leitet, bleibt der Schalt-MISFET Tg im nicht-leitenden Zustand, und auch dann, wenn die MISFETs T₁₂ und T₁,. leiten, bleibt der Schalt-MISFET T₁₁ im nicht-leitenden Zustand, so dass zwischen der Spannungsversrogungsklemme und Masse kein Stromweg bzw. keine Verbindung vorhanden ist.

(2) Der Arbeitszeitraum, wenn die Adressendecodierschaltung ausgewählt ist:

Das Steuersignal weist einen hohen Binärwert auf, und die Schalt-MISFETs Tg und T₁₁ befinden sich im leitenden Zustand. y\Q Daher liegt am Ausgangspunkt B der Inverterschaltung ein niederer Binärwert an, so dass der MISFET T₁^ in den nichtleitenden Zustand gebracht wird. Infolgedessen tritt am Ausgang XN über den Schalt-MISFET T₁₁ und den MISFET T₁₂ _ ein Signal mit hohem Binärwert auf.

(5) Bereitschaftsperiode, wenn die Adressendecodierschaltung nicht aus- bzw. angewählt ist, d. h., wenn am Ausgang XN ein Adressendecodiersignal mit niederem Binärwert auftritt:

Ein Adressensignal mit hohem Binärwert wird wenigstens einem Adresseneingang a₀ bis a^ angelegt. Beispielsweise wird ein Adressensignal mit hohem Binärwert an den Adresseneingang sl-t angelegt, und die Adressen signale mit hohem Binärwert liegen an den anderen Andresseneingängen a,-*, a₁, a₂, a^ und a^ an. Daher befindet sich der MISFET Tc im leitenden, und die MISFETs T₂, T,, T_& und T_n im nichtleitenden Zustand. Da am SSteuersignalanschluss ein Steuersignal mit niederem Binärwert anliegt, sind die Schalt-MISFETs Tg und T₁₁ nicht leitend. Der Ausgangspunkt A des NOR-Gliedes weist daher über den Last-MISFET T₁ einen hohen Binärwert auf. Infolgedessen befindet sich der MISFET T₁₀ in nicht-leitenden Zustand, v/eil die Spannungsquelle sozusagen ein Signal mit hohem Binärwert bereitstellt. Die

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MESFETs T^₂ ^{und T}13 ^sind leitend. Daher tritt am Ausgang XIi ein Signal mit niederem Binärwert auf.

Aus dem zuvor Gesagten wird also deutlich, dass auch dann, wenn wenigstens ein MISi¹ET T₅ der MISFETs des NOR-Gliedes leitend ist, der Schalt-MISFET T_g im nicht-leitenden Zustand verharrt, so dass zwischen der Versorgungsquelle und Masse kein Strom fliessen kann» Weiterhin wird deutlich, dass in der Inverterstufe (Tq, T._q) und der Ausgangsstufe (T,,.*, T^₂) ^^eiⁿ Strom fliessen kann, und zwar aus denselben, zuvor bereits unter (1) beschriebenen Gründen.

(4) Arbeitsperiode, wenn die Adressendecodierschaltung nicht aus- oder angewählt ist:

Das Steuersignal weist den hohen Binärwert auf und versetzt die Schalt-MESFETs Tg und T^ in den leitenden Zustand. Da sich der MESFET Tc im leitenden Zustand befindet, kann erstmals ein Strom fliessen. Der Ausgangspegel am Ausgangspunkt A des BOR-Gliedes ist durch das Verhältnis des Widerstands des Last-MISFETs T^. zum Gesamtwiderstand der MISFETs Tr und T_g festgelegt. Bei dieser Ausführungsform ist das Widerstandsverhältnis so gewählt, dass nur die MESFETs T^_q und T^₂ in den leitenden Zustand gelangen, d. h. der Ausgangspegel ist kleiner als eine Schwellwertspannung Vth der MISFETs T^₀ und T₁₂.

Infolgedessen ist das Ausgangssignal am Ausgangspunkt A ein Signal mit niederem Binärwert. Daher sind die MISFETs T^q und T^₂ nicht leitend. Am Ausgangspunkt B tritt über den Last-MESFET Tq ein Signal mit hohem Binärwert auf, so dass der MESFET T^-, in den leitenden Zustand versetzt wird. Infolgedessen tritt am Ausgang XK" ein Signal mit niederem Binärwert auf.

Aus den vorausgegangenen Erläuterungen wird deutlich, dass

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die Schalt-MESFETs To und T₁₁ in der erfindungsgemässen statischen Decoderschaltung während der Bereitschaftszeiträume nicht-leitend sind, so dass dadurch die nachfolgend, angegebenen Stromwege vollkommen unterbrochen sind

Masse

^vMasse Masse

Die Ausgangssignale an den Ausgangspunkten A und B weisen jeweils einen hohen Binärwert auf, und zwar unabhängig von den an den Adresseneingängen &q bis a,- anliegenden Adresseneingangssignalen, so dass der MISEET T,.-, sich im leitenden Zustand befindet. Daher tritt am Ausgang XN immer ein Signal mit niederem Binärwert auf. Daher ist es möglich, den Stromweg durch die Last-MISFETs im Speicherbereich zu unterbrechen. Dies soll nachfolgend noch erläutert werden, nachdem die Speicherzelle mit einem Teil ~ der in I¹Xg. 4 dargestellten peripheren Schaltung, die zusammen mit der in Fig. 3 dargestellten Decoderschaltung betrieben wird, beschrieben wurde.

Fig. 4- zeigt die Speicherzelle MS mit Widerständen Ty, und r₂, sowie N-Kanal-MISFETs T^, T₂, T^ und T^. Hierbei können Polysilicium-Widerstände als Widerstände r^ und r₂ verwendet werden. Es können jedoch auch MISFETs anstelle dieser Widerstände verwendet werden. Weiterhin weist diese Schaltung

25· Last-MISFETs T₁- und Tg, einen Ausgang XIT, der ein Ausgang der in Fig. 3 dargestellten Decoderschaltung ist, sowie Zifferndrähte bzw. -anschlüsse (digit wires) auf. In der Speicherzelle MS ist entweder der MISFET T^ oder der MISFET T^ notwendigerweise leitend und der jeweils andere MISFET ist nicht-leitend.

Bei der erfindungsgemässen Decoderschaltung weist das Ausgangssignal am Ausgang XN - wie zuvor bereits erläutert -

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während der Bereitschaftsperioden immer einen niederen Binärwert auf. Daher kann kein Stromweg, wie ar durch den Pfeil I^ oder I₂ angedeutet ist, in der Speicherzelle auftreten. _;

Fig. 5 zeigt eine 4096-Wort-Speicheranordnung mit 1 Bitstatischen Speichern bzw. eine 4096-Bit-Durch-1-Bitstatische-Speicher-Anordnung (4096-word by 1 bit static memory array), die aus den in Fig. 4 dargestellten statischen Speicherzellen MS gebildet ist.

Mit den Bezugszeichen Xq, X,,, ... X^₇, sind die Ausgänge mehrerer X-Becoderschaltungen bezeichnet, die jeweils aus der in Fig. 3 dargestellten Decoderschaltung bestehen, und mit den Bezugszeichen Yq, Y_x,, ... Yg, sind die Ausgänge mehrerer Y-Decoderschaltungen bezeichnet. Die in Fig. 5 dargestellten Last-MISFETs T_Q0, T_Q1, ... T₆^ entsprechen den in Fig. 4 dargestellten Last-MISFETs T^ und T₆, und befinden sich zwischen den Zifferndrähten DLO, DLO, ... DL63» DL63 und dem Spannungsversorgungsanschluss. Die mit MSOOOO bis MS6363 bezeichneten Blöcke bestehen jeweils aus der in Fig. 4 dargestellten Speicherzelle MS. Übertrag ungs-MISFETs T'_oo, ^T'oi' ·-· ^T'631 ^{sind mit iliren} jeweiligen Zifferndrähten verbunden, an deren Gate-Elektroden die Ausgangssignale der Y-Decoderschaltungen auftreten. Bei den Y-Decoderschaltungen, in denen kein Stromweg in den Speicherzellen erzeugt wird, braucht keine in Fig. dargestellte Decoderschaltung gemäss der vorliegenden Erfindung verwendet werden. Daher wird die in Fig. 1 dargestellte Decoderschaltung verwendet.

Bei der zuvor beschriebenen Speicherzellenanordnung wird ein Stromweg zwischen der Spannungsversorgungsquelle und Masse über die 64 Einheiten der Last-MISFETs gebildet, wenn am Ausgang X_Q, der aus den Ausgängen X_Q bis Xg, ausgewählt ist, ein Ausgangssignal mit hohem Pegel auftritt.

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Bei Verwendung der erfindungsgemässen Decoderschaltung weist das Ausgangssignal vom Ausgang Xq während der Bereitschaftsperioden jedoch den niederen Binärwert auf, so dass kein Stromweg über die Last-MISFETs Tqq bis Tg^ zwischen der Spannungsversorgungsquelle und Masse gebildet wird.

Ersichtlich wird daher der Verbrauch an elektrischer Energie wesentlich verringert.

Fig. 6 zeigt die Ausbildung bzw. das Layout der 4096-Wortdurch-1-Bit-statische-Speicherschaltung, die aus der in Fig. 5 dargestellten Anordnung aus statischen Speicherzellen und den Y-Decoderschaltungen besteht.

Wie zuvor bereits erwähnt, ist es gemäss der vorliegenden Erfindung möglich, den Stromweg in den Decoderschaltungen und in den statischen Speicherzellen während der Bereitschaftsperioden vollständig zu unterbrechen, so dass dadurch die Energieaufnahme wesentlich verringert wird.

Wenn man die in Fig. 3 dargestellte De co der schaltung gemäss der vorliegenden Erfindung mit der in Fig. 2 dargestellten herkömmlichen Decoderschaltung vergleicht, so weisen beide Schaltungen dieselbe Anzahl an Elementen auf, und der Schalt-MISFET T-, gemäss der vorliegenden Erfindung kann gemeinsam verwendet werden, wenn die 4096-Wort-durch-1-Bit-statische-Speicherschaltung gebildet wird. Der MISFET T.p, der den Pegel der herkömmlichen Decoderschaltung kom-ρensiert, ist jedoch nicht gemeinsam verwendbar, weil ein Adressendecodiersignal an die Gate-Elektrode angelegt wird. Wenn die erfindungsgemasse Decoderschaltung zusammen mit der statischen Speicherschaltung verwendet wird, kann die Anzahl an Elementen im Vergleich zu dem Falle wesentlich reduziert werden, wenn die in Fig. 2 dargestellte, herkömmliche Decoderschaltung zusammen mit der statischen Speicherschaltung verwendet wird.

Zuvor wurde eine erfindungsgemässe Ausführungsform im Zusammen-

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hang mit den Zeichnungen beschrieben. Es sind jedoch auch die nachfolgend angegebenen Abwandlungen und Ausgestaltungen möglich.

(1) Wenn die X-Decoderschaltungen der 4096-Wort-Speicheranordnung mit 1-Bit-statischen Speichern unter Verwendung der in Hg* 3 dargestellten statischen De co der schaltungen aufgebaut ist, brauchen die in Fig. 3 dargestellten Schalt-Transistoren Tg und T^^ nicht mit den jeweiligen Decoderschaltungen verbunden werden. Das heisst, die Schalt-MISFETs T₈ und T^ können als gemeinsame Schal t-MISFETs der X-Decoderschaltungen verwendet werden. Hier ist es jedoch wünschenswert, den Schalt-MISFET Tg mit jeder der Decoderschaltungen zu verbinden. Dies deshalb, weil 63 Einheiten der Decoderschaltungen in den X-Decoderschaltungen während des Betriebs nicht ausgewählt werden.

Wie bereits erwähnt, wird der Pegel des Ausgangssignals des NOR-Gliedes in der Decoderschaltung, wenn sie nicht ausgewählt ist, durch das Verhältnis des Widerstands des Last-MISFETs T₁ zum Gesamtwiderstand des MISFETs im ilOR-Glied und des Schalt-Transistors Tg festgelegt. Wenn der Schalt-MISFET Tg für mehrere X-Decoderschaltungen gemeinsam verwendet werden soll, so muss der Widerstand des Schalt-MISFETs Tg soweit wie möglich verringert werden. Zu diesem Zwecke ist es erforderlich, die Fläche des Schalt-MISFETs Tg zu vergrössern. Dies ist j"edoch nachteilig, weil der Schalt-MISFET Tg eine grössere Fläche einnimmt, wenn er in einem Halbleiterplättchen ausgebildet ist. Es treten auch Schwierigkeiten bei der Ausbildung und bei der Führung der Verdrahtungen und leitungen auf.

Der Schalt-MISFET T^ erzeugt nur am Ausgang einer ausgewählten Decoderschaltung ein Signal mit hohem Binäerwert und wird in den leitenden Zustand versetzt. Der Schalt-MISFET T^_-1 kann daher als gemeinsamer Schalt-FET für die Decoderschaltungen verwendet werden.

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(2) Wie die in Fig- 3 dargestellte statische Decoderschältung zeigt, verwendet der Schalt-MISFET Tg gemeinsam bzw. zusammen das NOB-Glied und die Inverterschaltung zur Verringerung der Anzahl an MISFE[Es so weit wie möglich. Erforderlichenfalls kann auch noch ein weiterer Schal t-MISFET zwischen einem Anschluss des MISFETs T₁₀ und Masse vorgesehen werden.

(3) Wie Fig. 3 weiter zeigt, ist es auch möglich, Widerstände anstel
TO 2u verwenden.

stände anstelle der Last-MISFETs T_x, und Tq als Lastelemente

Die vorliegende Erfindung ivurde anhand von einigen speziellen Ausführungsbeispielen beschrieben. Dem Fachmanne ist es jedoch möglich, Abwandlungen und Ausgestaltungen vorzunehmen, ohne dass dadurch der Erfindungsgedanke verlassen wird.

Dr. Gy

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Claims

SCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBBiNGHAUS FINCK

MARIAHILFPLATZ 2 & 3, MÖNCHEN 9O POSTADRESSE: POSTFACH 95 O1 6O, D-8OOO MÜNCHEN 95

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HITACHI, LTD. 8. Dezember 1978

DEA-5761

Transistorschaltung

Patentan sprüche

Transistor schaltung, gekennzeichnet durch

- einen MESFET (T^₂), an dessen Gate-Elektrode gewünschte Signale.anliegen,

- einen ersten Schalt-MSFET (T^), an dessen Gate-Elektrode Steuersignale (0) anliegen, und der mit dem MSFET (T^₂) zwischen einem ersten Bezugspannungsanschluss (Vec) und einem Ausgang (XiT) in Reihe liegt,

- einen zweiten MSFET (T^,), an dessen Gate-Elektrode die gewünschten Signale über einen aus einem MESFET (Tq, T^₀) bestehenden Inverter angelegt werden, und der zwischen dem Ausgang (XN) und einem zweiten Bezugsspannungsanschluss (Masse) liegt, und

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OWGJNAt. INSPECTED

- einem zweiten Schalt-MISFET (Tg), an dessen Gate-Elektrode Steuersignale (0) anliegen, und der zwischen dem Inverter (Tq, T^₀) und dem zweiten Bezugsspannungsanschluss (Masse) liegt.

Decoderschaltung, gekennzeichnet durch

- eine Binärschaltung (T₁-T₇) mit einem gemeinsamen Last-MISFET (T^), der mit einem ersten Bezugsspannungsanschluss (Vcc) verbunden ist, und mit mehreren Treiber-MISI¹ETs (T₂-T₇), die einander parallel liegen und an deren jeweiligen Gate-Elektroden (ax|-ac) jeweils Adressensignale angelegt werden,

- eine Inverterschaltung (Tq, T,„) mit einem Last-MISFET (Tq), der mit dem ersten BezugsSpannungsanschluss (Vcc) verbunden ist, und mit einem Treiber-MISFET (T^₀), an dessen Gate-Elektrode die Ausgangssignale der Binärschaltung (T₁-T₇) anliegen,

- einen ersten Schalt-MISFET (T₁₁), dessen erster Anschluss mit dem ersten Bezugsspannungsanschluss (Vcc) verbunden ist, und dessen Gate-Elektrode mit den Steuersignalen (0) beaufschlagt wird,

- einen ersten MISFET (T₁₂), der zwischen dem zweiten Anschluss des ersten Schalt-MISFETs (T₁^) und einem Ausgang (XN) liegt, und an dessen Gate-Elektrode die Ausgangssignale der Binärschaltung (T₁-T₇) anliegen,

- einen zweiten MISFET (T₁^), der zwischen dem Ausgang (XN) und einem zweiten Bezugsspannungsanschluss (Masse) liegt, und dessen Gate-Elektrode mit den Ausgangssignalen des Inverters (Tg, T₁₀) beaufschlagt wird, und

- einen zweiten Schalt-MISFET (Tg), an dessen Gate-Elektrode Steuersignale (0) anliegen, und der die Treiber-MISFETs (T₂-T₇) der Binärschaltung (T₁-T₇) und den Treiber-MISFET (Tg) des Inverters (Tg, T_1Q) mit dem zweiten Bezugsspannungsanschluss (Masse) verbindet.

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3· Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass eine statische MlS-Speicherschaltung (MS) mit dem Ausgang (XH") verbunden ist, und dass -der erste und zweite Schalt-MISFET (T^, Tg) während der Betriebsperiode der statischen MIS-Speicherschaltung -^

(MS) mit den Steuersignalen (0) in den leitenden und -

während der Bereitschaftsperiode der statischen MIS-Speicherschaltung (MS) in den nicht leitenden Zustand versetzt werden.

4-. Schaltunganordnung nach einem der Ansprüche 1 bis 3» gekennzeichnet durch eine Binärschaltung (T.*-Tn) mit Eingängen (a^-ac) zum Anlegen mehrerer Eingangssignale und einem Ausgang (A) für Ausgangssignale, wobei die Binärschaltung (T₁-Tr₇) über den zweiten Schalt-MISFET (To) mit dem zweiten Bezugsspannungsanschluss (Masse) und der Ausgang (A) der Binärschaltung (T,,-Tr₇) mit der Gate-Elektrode des ersten MISFETs (T^₂) und dem Inverter (Tq, T^₀) verbunden ist.

5· Schaltung nach einem der Ansprüche Λ bis 4-, dadurch gekennzeichnet, dass die statische MlS-Speicherschaltung (MS) einen Last-MISFET (Tr, T5)» ^VGI1 dem wenigstens ein Anschluss mit dem ersten Bezugsspannungsanschluss (Vccj verbunden ist, einen Speieher-MISFET (T₅, T₄), mit Schaltungseinrichtungen (C₁, C₂) zum Speichern von Information, wobei ein Anschluss der Speicherschaltungselemente (Ci, G₂) mit dem zweiten Bezugsspannun gsanschluss (Masse) verbunden ist, sowie einen Übertragungs-MISFET (T^, T₂) aufweist, der zwischen dem anderen Anschluss des Last-MISFETs (^5* Tg) und dem anderen Anschluss des Speicher-MISFETs (T₅, T^) liegt, und dessen Gate-Elektrode mit dem Ausgang (XEJ) verbunden ist.

6. Schaltung nach einem der Ansprüche 1 bis 5_? dadurch gekennzeichnet, dass die informationsspeichernden Schaltungselemente (G^, C₂) aus einem Kondensator be-809824/0871

stehen, dessen einer Anschluss mit der Gate-Elektrode des Speicher-MISFETs (T₅, T^), und dessen anderer Anschluss mit dem zweiten Bezugsspannungsanschluss (Masse) verbunden ist.

Decoderschaltung für eine statische MIS-Speicherschal- ~ tung, gekennzeichnet durch

- mehrere Decoderschaltungen, jeweils umfassend eine Binärschaltung (T.-T„) mit einem gemeinsamen Last-MISFET (T,.), der mit einem ersten Bezugsspannungsanschluss (Vcc) verbunden ist, und mit mehreren Treiber-MISFETs (T₂-T₁-,), die einander parallel liegen und an deren jeweiligen Gate-Elektroden (a^-a,-) jeweils Adressensignale angelegt werden, eine

Inverterschaltung ■ (Tg, T_1Q) mit einem Last-

MISI¹ET (Tq), der mit dem ersten Bezugsspannungsanschluss (Vcc) verbunden ist, und mit einem Treiber-MISFET (T₁₀)' an dessen Gate-Elektrode die Ausgangssignale der Benärschaltung (T₁-To) anliegen, eine Reihenschaltung aus einem ersten MISFET (T₁₂), an dessen Gate-Elektrode das Ausgangssignal der Binärschaltung (T₁-Tr,) anliegt, und einem zweiten MISFET (T₁^), an dessen Gate-Elektrode das Ausgangssignal des Inverters (Tq, ^q) anliegt, einen ersten Schalt-MISFET (Tg), an dessen Gate-Elektrode Steuersignale (0) anliegen, und der die Treiber-MISFETs (T₂-T₁-,) der Binärschaltung (T₁-T,-,) und den Treiber-MISFET (T₁₀) des Inverters (Tq, T_1Q) mit einem zweiten Bezugsspannungsanschluss (Masse) verbindet, und einen Ausgang (XN), der zwischen dem ersten MISFET (T₁₂) und dem zweiten MISFET (T₁₅) liegt, und

- einen zweiten Schalt-MISFET (T₁₁), dessen Gate-Elektrode mit den Steuersignalen (0) beaufschlagt wird, wobei der erste MISFET (T_-12) jeder De co der schaltung über de η zweiten Schalt-MISFET (T₁₁) mit dem ersten Bezugsspannungsanschluss (Vcc) verbunden ist.

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8. Decoderschaltung für eine statische MlS-Speicherschaltung nach Anspruch 7, dadurch gekennzeichnet, dass mehrere statische Speicherzellen (MSOOOO-MS6363) parallel mit den Ausgängen der einzelnen Decoderschaltungen verbunden sind.

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