KR20090045363A - 동적 전원 레일 선택부를 가진 정적 펄스 버스 회로 및 방법 - Google Patents

동적 전원 레일 선택부를 가진 정적 펄스 버스 회로 및 방법 Download PDF

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Abstract

동적 전원 레일 선택부를 가진 정적 펄스 버스 회로 및 방법은 고정된 전원 레일 전압을 갖는 정적 펄스 설계의 것에 비해 정적 및 동적 전력 소모를 줄인다. 하나 걸러의(기수) 버스 리피터는 버스 리피터의 입력 신호의 상태와 일치하게 선택되는 선택 가능한 전원 레일 전압으로 동작된다. 기수 버스 리피터는 우수 버스 리피터에 공급된 보다 낮은 선택 가능한 전원 전압으로부터 동작된다. 기수 버스 리터터는 또한 우수 버스 리피터에 제공된 선택 가능한 전압 전원 레일과 반대의 선택 가능한 전원 레일로부터 동작 가능하며, 이 경우 우수 버스 리피터의 반대 레일은 기수 버스 리피터에서 선택 가능한 고 전압으로 설정된다.

Description

동적 전원 레일 선택부를 가진 정적 펄스 버스 회로 및 방법{STATIC PULSED BUS CIRCUIT AND METHOD HAVING DYNAMIC POWER SUPPLY RAIL SELECTION}
본 발명은 일반적으로 전자 인터페이스 버스 회로에 관한 것으로써, 특히 동적 전원 레일 선택부를 가진 펄스 버스 회로 및 그의 동작 방법에 관한 것이다.
대규모 병렬 버스를 결합하고 있는 마이크로프로세서 시스템이 휴대형 배터리 작동 용도로 설계된 노트북 컴퓨터, PDA 및 기타 전자 기기들에서 이용됨에 따라 저전력 전자 시스템은 점점더 일반화되고 있다. 처리 능력의 증가 및 그에 따른 전력 소비의 증가와 함께 대규모 컴퓨팅 시스템의 점증적인 배치가 충분히 기업 및 사회에서 이 시스템을 동작하기 위한 비용을 끌어올림에 따라 일반적으로 전력 소모 또한 점차적으로 중요한 문제이다.
회로 동작 주파수 및 다이/회로 크기가 증대하고 동작 전압이 감소함에 따라 고밀도 전자 장치에서 증가하는 상호 연결 내부 회로들에 비례해서 버스 리피터들이 필요하다. 버스 리피터들은 회로 기술들이 진보함에 따라 허용 가능한 레벨에서 전파 지연 및 신호 스큐를 유지하는 것이 필요하다. 그러나 다수의 버스 리피터를 포함하게 되면 리피터들이 비활성 상태일때조차도 리피터들을 통해 제공되는 전원 누설 경로의 수가 증대됨으로 인해 현저히 많은 리피터를 포함하는 장치의 정 지(quiescent) 버스 전력 소모가 증대된다. 버스에 부가 구동 요소들이 포함됨으로써 동적 버스 전력 소모 또한 증대된다.
인터페이스 버스가 소비하는 전력을 줄이기 위해 구현된 하나의 버스 리피터 솔루션은 "정적 펄스 버스(static pulsed bus)"이다. 정적 펄스 버스는 내부 버스 라인 결합 용량(inter-bus-line coupling capacitance)으로 인해 신호 지연 및 전력 소모가 감소된다는 점에서 바람직한 특성을 가진다. 정적 펄스 버스 회로는 레벨 대신에 펄스들을 전파함으로써 동작하며, 펄스들은 병렬 버스 세그먼트의 각각의 세트에 대해서 단방향이므로, 내부 버스 라인 결합 용량을 충전하기 위해 사용되는 에너지를 줄인다. 일정 기간 동안 펄스의 존재는 특정 버스 라인 상에 논리 상태의 변화를 나타내며 펄스의 부재는 논리 상태의 변화가 없음을 나타낸다. 2 개의 기생 결합 버스 라인이 동일한 방향으로 전이하는 경우, 결합 용량의 영향은 없다. 오직 하나의 버스 라인이 전이하는 경우, 그 영향은 비펄스 버스 설계에서 발생하는 버스 라인에서의 반대 전이의 최악의 상태의 영향의 절반이다. 표준 버스에서는 또한 상기한 최악의 스위칭 상태를 해소하기 위해 리피터에서 전류 구동 요건이 증대됨으로써 보다 커진 장치들을 통해 누설의 증가를 가져온다.
그러므로 정적 펄스 버스 설계는 감소된 유효 내부 비트 라인 용량 및 정적 누설 전류로 인한 동적 전력 소모의 감소로 인해 바람직하다. 그러나 정적 펄스 버스 설계가 버스 리피터 회로의 전력 소모를 낮출지라도 그들의 전력 소모는 전자 장치를 이머징하는데 필요한 버스 리피터의 수가 증대됨으로 인해 여전히 현저하다.
그러므로, 누설 및 동적 전력 소모로 인한 버스 전력 소모를 더욱 줄이는 정적 펄스 버스 구조를 제공하는 것이 바람직하다.
정적 펄스 버스 리피터 회로의 버스 전력 소모를 줄이기 위한 목적이 본 발명의 방법 및 장치에서 달성된다. 그 방법은 복수 개의 버스 리피터를 포함하는 버스 인터페이스 회로인 장치의 동작 방법에 관한 것이다.
버스 리피터는 각각의 버스 라인 상의 리피터의 캐스캐이드 내의 기수 및 우수 위치에 대응하는 리피터의 교번 그룹으로 구성된다. 버스 리피터의 제1(우수) 그룹은 제1 그룹에서 버스 리피터의 전원 레일들 중 하나에서 선택 가능한 전원 전압을 가진다. 전원 전압은 버스 리피터의 신호 입력의 상태와 일치하게 선택됨으로써 리피터에 의해 한 펄스가 수신될 때 (반대 극성)출력 펄스가 다음 버스 리피터에 릴레이되는 동안 전원 전압은 증대된다. 전원 전압은 리피터의 입력에 결합된 선택 입력을 가진 아날로그 선택기에 의해서 선택 가능하다. 리피터의 제2(기수) 그룹은 리피터의 제1 그룹에서 선택 가능한 저 전원 레일로부터 동작한다.
리피터의 제2 그룹은 또한 리피터의 제1 그룹에서 선택 가능한 전압을 갖는 전원 레일과 반대의 전원 레일 상의 선택 가능한 전원 전압을 포함할 수 있다. 그렇다면 리피터의 제1 그룹은 리피터의 제2 그룹에서 선택 가능한 고 전압으로 설정되는 제2 전원 레일(선택 가능한 전압 전원 레일과 반대)을 가진다.
이후 본 발명의 전술한 특징 및 이점에 대해서는 첨부된 도면에서 도시하고 있는 바와 같이 본 발명의 양호한 실시예의 설명을 통해 보다 명확히 이해될 것이다.
이후 본 발명을 단지 일례의 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 버스의 개략도이다.
도 2는 도 1의 버스의 신호들의 관계를 설명하는 시간-전압 도면이다.
도 3은 본 발명의 일실시예에 따른 버스의 개략도이다.
도 4는 도 3의 버스의 신호들의 관계를 설명하는 시간-전압 도면이다.
이제부터 도면들을 참조하자면, 특히 도 1을 참조하자면 동 도면에는 본 발명에 따른 방법 및 장치를 구현하는 버스 회로의 개략도가 도시되고 있다. 도시한 바와 같이 정적 펄스 버스 회로에 의해서 입력 노드 DATA IN에서 출력 노드 DATA OUT로 데이터 신호가 전달된다. 인버터 I1, I2 내지 IN, IN+1 로 표시되는 인버터의 캐스캐이드는 래치 10A에 의해서 입력 노드 DATA IN로부터 클록 신호 clk에 의해서 래치된 데이터 신호의 변화에 응답하여 펄스들을 발생하는 펄스 발생기(12)에 의해서 제공되는 펄스 버스 신호를 리피트(중계)한다. 펄스들의 극성은 인버터 I1, I2 내지 IN, IN+1 를 통한 반전으로 인해 도시된 회로에서 하나의 단과 다음 단은 반대 극성이다. 예증의 실시예가 인버터 I1, I2 내지 IN, IN+1 로서 버스 리피터를 도시하고 있지만 본 발명의 다른 실시예에서 버스 리피터로서 다른 회로가 이용 가능함을 알아야 한다. 데이터 신호는 토클 플립플롭(14)에 의해 인터페이스의 대향 단부에 서 재구성되며 클록 신호 clk에 의해서 래치(10B)에 의해 래치된다.
도시한 실시예에서 인버터 I1 및 IN 로 예증된 기수 인버터의 제1 전원 레일은 전원 VDL 으로부터 정적으로 제공되나, 우수 인버터 I2 및 IN+1 양단간의 전원 전압은 선택기 16A 내지 16Z에 의해서 동적으로 선택되어 인버터 I2 및 IN+1의 제1 전원 레일에 인가된다. 모든 인버터 I1, I2 내지 IN, IN+1 의 제2 전원 레일은 도시한 회로에서 접지되는 제3 전원 값에 연결된다. 하강 전압 펄스가 우수 단의 인버터 I2 및 IN+1의 입력에 존재하면, 인버터 I2 및 IN+1의 포지티브 전원 레일에 제공된 전원 전압은 전원 VDL의 전압에서 전원 VDH의 전압 레벨로 부스트된다. 인버터 I2 및 IN+1의 지연이 펄스 전파 중에 인버터 I2 및 IN+1의 출력에서 포지티브 펄스를 발생하는 동안 감소되는 결과 전원 전압 레벨은 펄스 전파 후 저 전원 전압 레벨로 빠르게 복구된다. 도시한 실시예에서 I1 및 IN과 같은 기수 인버터 양단간의 전원 전압은 VDL로 고정된다. VDL은 일반적으로 대략 0.7 VDH로서 선택되는데, 이는 성능에 있어서 12-15% 증대 및 표준 정적 펄스 버스 회로를 통한 동적 전력 소모의 35% 감소 정도에서 전력 절감이 산출됨을 본 발명에서 보여주고 있다. 본 발명의 인터페이스 버스는 또한 버스가 약 65% 비활성 상태일 때 정적 전력 소모를 줄일 수가 있다.
본 발명은 일반적으로 정적 펄스 버스에서 도달되는 바와 같은 다른 데이터 비트들(도시 안됨)을 전달하는 다른 병렬 비트 라인 세그먼트를 갖는 인버터 I1, I2 내지 IN, IN+1을 연결하는 각각의 비트 라인 세그먼트 사이의 결합 용량의 영향을 줄임으로써 전력 소모를 줄인다. 그러나 도시한 회로는 펄스들간 감소된 전압 레벨에서 버스의 하나의 단(예, 인버터 I1 및 IN의 출력) 걸러 유지함으로써 추가로 전력 소모를 줄여 펄스 수신 시 반대 전원 레일로 인버터를 전환하는데 필요한 에너지를 줄인다. 또한 인버터 I1 및 IN이 저 포지티브 전원 VDL으로 공급되기 때문에, 부스트된 포지티브 펄스가 인버터 I1 및 IN의 입력에서 수신될 때 인버터 I1 및 IN의 PMOS 소자 P1는 더욱 차단 상태로 구동됨으로써 NMOS 소자 N1를 보다 빠르게 턴온시켜 교차 전도 에너지를 줄임으로써 버스 지연을 감소하면서 전반적인 전력 소모를 줄인다. 전압 감소는 또한 정적 버스 전압과 관련된 저장 에너지를 낮추고 교차 전도 에너지를 줄임으로써 버스 리피터 단의 전환으로 인한 전원 전류 스파이크의 크기를 줄이는 부가 이익을 제공한다. 버스가 비활성 상태인 경우 인버터 I1, I2 내지 IN, IN+1 양단간에 존재하는 전원 전압의 감소는 전력 소모를 감소시키고, 우수 인버터(예, 인버터 I2, IN+1)의 출력에 연결된 버스 세그먼트를 따라 존재하는 어느 추가 누설 소스들 또한 버스 세그먼트에 존재하는 낮아진 정적 전압 레벨로 인해 감소된 전류를 가질 것이다.
도 2에 있어서, 동 도면에는 도 1의 회로 내의 신호들이 시간-전압 관계도로 도시되고 있다. 펄스 발생기(12)의 입력은 PG IN로 도시되고 있고, 클록 신호 clk의 상승 구간에서 Data IN 신호를 래치함으로써 Data IN 신호로부터 도출된다. 신호 PG Out는 펄스 발생기(12)의 출력이며 캐스캐이드 인버터 체인 I1-IN+1에 인가된다. 인버터 I1, I2 내지 IN, IN+1의 출력에서 신호는 I1 Out, IT Out, IN+1 Out으로 표시된다. 도면에 도시한 바와 같이 신호 I1 Out, IN+1 Out는 VDL의 정지값과 0의 펄스 피크 값을 가진 하강 전압 펄스이다. 신호 I2 Out는 0의 정지값과 VDH의 펄스 피크값을 가진다. 신호 T Out는 토글 플립플롭(14)의 출력에서 재구성된 데이터 신호이다.
도 3에 있어서, 동도면에는 본 발명의 또 다른 실시예에 따른 버스 회로가 도시되고 있다. 도시된 실시예는 도 1의 회로의 것과 유사하며 따라서 두 도면 간의 차이점에 대해서만 설명할 것이다. 도 1의 실시예와는 대조적으로 인버터 I1, I2 내지 IN, IN+1 에 의해서 제공된 버스 리피터 단 각각은 선택 가능한 전원 레일 전압을 가진다. 추가 선택기 18A 내지 18Z는 접지와 VSH로서 도시한 바와 같이 제3 및 제4 전원 전압 사이에서 선택한다. 도 3의 회로에서 인버터 I1 및 IN 의 출력 상의 정지 전압은 도 1의 회로에서 보다 크거나 혹은 다른 의미에서 전원 전압의 크기는 인버터 I2 및 IN+1 에 공급된 전원 전압의 크기가 도 1의 회로와 도 3의 회로에서 감소되는 것처럼 I1 및 IN에 대해서 선택 가능하게 감소된다. 선택기 18A 내지 18Z의 선택 입력은 한 펄스가 인버터의 입력에서 수신될 때 인버터의 트랜지스터 N1에 연결된 (저) 전원 레일이 0으로 감소하도록 대응의 인버터 I1 및 IN의 입력에 연결된다. 인버터의 입력에서의 펄스가 종료할 때, 전원 레일은 VSH로 선택 가능하게 복구된다.
인버터 I2 및 IN+1 의 저 전원 레일은 도 1의 회로에서와 같이 접지가 아닌 제4 전원 VSH에 연결된다. 최종 회로는 도 1의 회로에서와 같은 유사한 이점을 가지는데, 도 1의 회로와 관련해서 위에서 기술한 이점이 모든 버스 리피터 단까지 확장하며, 모든 버스 리피터 단에서 정적 버스 전압의 감소가 VDL-VSH의 정적 전압까지 확장한다. 예컨대 인버터 I2 및 IN+1 의 트랜지스터 N1은 0의 게이트 펄스 피크 전압때문에 더욱 차단 상태로 구동될 것이며 소스 전압 VSH으로 인버터 I2 내지 IN+1 의 트랜지스터로 하여금 버스를 전압 VDH으로 빠르게 충전하게 하여 인버터 I2 및 IN+1 에서 교차 전도 전환 에너지를 줄인다. 도 3의 회로는 도 1의 회로의 것 보다 낮게 정적 및 동적으로 전력이 소비되며 제4 전원 출력이 추가로 필요하고, 복잡성이 더해지며, 회로 영역이 증가하는 단점이 있다.
도 4에 있어서, 동 도면에는 도 3의 회로 내의 신호들이 시간-전압 관계도로 도시되고 있다. 펄스 발생기(12)의 입력은 PG IN로 도시되며 클록 신호 clk의 상승 구간에서 Data IN 신호를 래치함으로써 Data IN 신호로부터 도출된다. 신호 PG Out는 펄스 발생기(12)의 출력이며 캐스캐이드된 인버터 체인 I1-IN+1에 인가된다. 인버터 I1, I2 및 IN+1 의 출력에서 신호는 I1 Out, I2 Out, IN+1 Out로 표시된다. 도면 에 도시한 바와 같이 신호 I1 Out, I2 Out, IN+1 Out는 VDL의 정지 값과 0의 펄스 피크 값을 가진 하강 전압 펄스이다. 신호 I2 Out는 VDH의 펄스 피크값과 VDL의 정지값을 가진다. 신호 T Out는 토글 플립플롭(14)의 출력에서 재구성된 데이터 신호이다.
본 발명이 양호한 실시예를 참조하여 도시되고 설명되었지만 당업자라면 본 발명의 사상 및 범위를 일탈하지 않는 수정 및 변형이 가능함을 인지할 것이다.
본 발명의 동적 전원 레일 선택부를 가진 펄스 버스 회로는 대규모 병렬 버스를 결합하고 있는 마이크로 프로세서 시스템에서 적용할 수 있다.

Claims (10)

  1. 버스 회로로서,
    펄스들을 수신하고 리피트(중계)하기 위한 복수 개의 기수(odd) 버스 리피터 회로와,
    상기 기수 버스 리피터 회로들 사이에서 교번 연결된, 펄스들을 수신하고 리피트하기 위한 복수 개의 우수(even) 버스 리피터를 포함하며,
    상기 기수 버스 리피터 회로들 중 버스 리피터 회로의 출력은 상기 우수 버스 리피터 회로들 중 대응의 버스 리피터 회로의 한 입력에 연결되며, 상기 우수 버스 리피터 회로들 중 버스 리피터 회로의 출력은 상기 기수 버스 리피터 회로들 중 대응의 다음 버스 리피터 회로의 한 입력에 연결되고, 상기 복수 개의 버스 리피터 회로들 중 적어도 하나의 버스 리피터 회로는 선택 가능한 전압 전원 레일을 가지며, 상기 선택 가능한 전압은 상기 버스 리피터 회로의 상기 입력의 논리 상태와 일치하게 상기 버스 리피터 회로에서 설정됨으로써, 상기 버스 회로의 전력 소모는 상기 버스 리피터 회로를 통한 누설을 줄임으로써 저감되는 것인 버스 회로.
  2. 제1항에 있어서, 상기 복수 개의 버스 리피터 회로 중 적어도 하나의 버스 리피터 회로는 상기 버스 리피터 회로의 상기 입력에 연결된 선택 입력을 가진 선택기를 포함하며, 상기 선택기는 제1 전원 전압 값을 갖는 제1 전원에 연결된 제1 입력과, 상기 제1 전원 전압 값 보다 낮은 제2 전원 전압 값을 갖는 제2 전원에 연 겨로된 제2 입력을 구비하는 것인 버스 회로.
  3. 제1항에 있어서, 상기 복수 개의 우수 버스 리피터 회로와 상기 복수 개의 기수 버스 리피터 회로 둘다는 선택 가능한 전압 전원 레일을 가지며, 상기 선택 가능한 전압은 상기 버스 리피터 회로의 상기 입력의 논리 상태와 일치하게 상기 버스 리피터 회로에서 설정되고, 상기 복수 개의 우수 버스 리피터 회로의 선택 가능한 전압 전원 레일은 상기 복수 개의 기수 버스 리피터 회로의 전압 전원 레일로부터의 반대 전원 레일인 것인 버스 회로.
  4. 디지탈 신호를 버스 입력으로서 전송하기 위한 버스를 동작하기 위한 방법으로,
    일련의 교번 연결된 복수 개의 우수 및 복수 개의 기수 버스 리피터를 통해 상기 디지탈 신호의 펄스 표시를 리피트하는 단계와,
    상기 복수 개의 우수 및 상기 복수 개의 기수 버스 리피터 중 적어도 하나 내에서 적어도 2 개의 전원 전압 중에서 선택 가능한 전원 레일 전압을 선택하는 단계를 포함하며,
    상기 선택 단계는 상기 디지탈 신호가 상기 버스 리피터에 도달할 때 상기 디지탈 신호의 논리 값과 일치하게 수행됨으로써, 상기 버스 리피터를 통한 누설을 줄임으로써 전력 소모가 저감되는 것인 방법.
  5. 제4항에 있어서, 상기 선택 단계는 상기 디지탈 신호의 상기 값이 활성 펄스가 종료하였음을 나타내면 상기 적어도 2개의 전원 전압 중 더 작은 전원 전압을 더 선택하는 것인 방법.
  6. 제4항에 있어서, 상기 선택 단계는 제1 및 제2 전원 전압 사이의 상기 전원 레일 전압을 상기 복수 개의 기수 버스 리피터의 상위 전원 레일로서 선택하며, 상기 제1 전원 전압은 상기 제2 전원 전압 보다 큰 것인 방법.
  7. 제5항에 있어서, 상기 선택 단계는 제3 및 제4 전원 전압 사이의 상기 전원 레일을 상기 복수 개의 우수 버스 리피터의 하위 전원 레일로서 더 선택하며, 상기 제3 전원 전압은 상기 제4 전원 전압 보다 큰 것인 방법.
  8. 버스 회로로서,
    복수 개의 캐스캐이드된 펄스 버스 리피터 회로와,
    상기 복수 개의 버스 리피터 회로의 적어도 하나 걸러의 버스 리피터 회로 내에서 상기 복수 개의 버스 리피터 회로의 적어도 하나 걸러의 버스 리피터 회로의 입력으로부터 한 펄스가 리피트될 때 상기 버스 리피터 회로의 전원 전압 크기를 동적으로 끌어올리고, 상기 펄스가 리피트될 때 상기 전원 전압 크기를 줄이기 위한 수단을 구비함으로써, 상기 버스 리피터 회로를 통한 누설을 줄임으로써 상기 버스 리피터 회로의 전력 소모를 저감시키는 것인 버스 회로.
  9. 제1 전원 레일에 연결된 제1 채널 연결부를 가진 제1 트랜지스터, 제2 전원 레일에 연결된 제1 채널 연결부를 가진 제2 트랜지스터, 및 상기 제1 트랜지스터의 제2 채널 연결부에 연결된 제2 채널 연결부를 포함하는 복수 개의 캐스캐이드된 인터버와,
    제1 전원 전압을 가진 제1 전원에 연결된 제1 입력, 상기 제1 전원 전압 보다 낮은 제2 전원 전압을 가진 제2 전원에 연결된 제2 입력을 가진 제1 복수 개의 선택기를 포함하는 전자 회로로서,
    상기 선택기는 상기 복수 개의 캐스캐이드된 인버터 중 하나 걸러의 대응 인버터의 상기 제1 전원 레일을 상기 제1 및 제2 전원 둘다에 선택적으로 연결하고,
    상기 선택기는 상기 대응 인버터의 입력에 연결된 선택 입력을 갖는 것인 전자 회로.
  10. 제9항에 있어서, 제3 전원 전압을 갖는 제3 전원에 연결된 제1 입력, 상기 제3 전원 전압 보다 낮은 제4 전원 전압을 갖는 제4 전원에 연결된 제2 입력을 가진 복수 개의 제2 선택기를 더 포함하며, 상기 선택기는 상기 인버터들 중 하나 걸러의 인버터 이외에 모든 인터버 중 대응의 인버터의 상기 제2 전원 레일을 상기 제3 및 제4 전원 둘다에 선택적으로 결합하고, 상기 복수 개의 제2 선택기는 상기 대응 인버터의 입력에 연결된 선택 입력을 갖는 것인 전자 회로.
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