KR200191320Y1 - 토글 플립-플롭 회로 - Google Patents

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Abstract

본 고안은 반도체 메모리 장치에서 멀티플렉싱 어드레스 카운터를 구성할 때 사용되는 토글 플립-플롭 회로에 관한 것으로, 출력신호를 반전시켜 입력부로 전달하는 제1 반전수단과, 클럭신호의 제어를 받아 선택적으로 동작하는 제1·제2 전달수단과, 서로 반대의 극성을 갖는 클럭신호와 보수 클럭신호 및 상기 제1·제2 전달게이트 각각의 출력신호의 반전신호를 입력으로 해서 동작이 제어되는 제1·제2 트리-스테이트 인버터(tri-state inverter)를 구비함으로써 접지전위로 전류경로가 형성되는 것을 막아 전류소모를 줄인 토글 플립-플롭 회로에 관한 것이다.

Description

토글 플립-플롭 회로
본 고안은 반도체 메모리 소자에서 멀티플렉싱 어드레스 카운터를 구성할 때 사용되는 토글 플립-플롭 회로에 관한 것으로, 특히 전력 소모를 줄이고 저전압 동작을 가능하게 한 토글 플립-플롭 회로에 관한 것이다.
이하, 첨부도면을 참조하며 종래의 토글 플립-플롭 회로에 대해 상세히 알아보기로 한다.
제1도는 종래의 토글 플립-플롭 회로도를 나타낸 것으로, 클럭신호(CLK)의 인가단과 제1 노드(N1)사이에 연결된 제1 인버터(I1)와, 상기 제1 노드(N1)의 전위를 반전시켜 제2 노드(N2)로 전달하는 제2 인버터(I2)와, 입력신호(T)를 제3 노드(N3)로 전달하기 위해 상기 제1 노드(N1)과 제2 노드(N2)사이에 연결된 제1 전달 게이트(MT1)와, 상기 제3 노드(N3)의 전위를 래치시키는 제3 노드(N3)와 제4 노드(N4) 사이에 연결된 제3 인버터(I3)와, 제4 노드(N4)와 제5 노드(N5) 사이에 연결된 제4 인버터(I4)와, 상기 제3·제4 인버터를 통해 래치된 제3 노드(N3)의 전위를 제3 노드(N3)로 다시 피드백시켜 전달하는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된 제2 전달 게이트(MT2)와, 상기 클럭(CLK) 인가단에 연결된 제6 노드(N6)의 전위를 반전시켜 제7 노드(N7)로 전달하는 제5 인버터(I5)와, 상기 제4 노드(N4)의 신호를 제8 노드(N8)로 전달하기 위해 상기 제6 노드(N6)과 제7 노드(N7)사이에 연결된 제3 전달 게이트(MT3)와, 상기 제8 노드(N8)의 전위를 래치시키는 제8 노드(N8)와 출력노드 사이에 연결된 제6 인버터(I6)와, 출력노드와 제9 노드(N9) 사이에 연결된 제7 인버터(I7)와, 상기 제6·제7 인버터에 의해 래치된 제8 노드(N8)의 전위를 제8 노드(N8)로 다시 피드백시켜 전달하는 제6 노드(N6)와 제7 노드(N7) 사이에 연결된 제4 전달 게이트(MT4)와, 출력신호(Q)를 반전시켜 입력신호(T)로 인가해 주는 제8 인버터(I8)로 구성된다.
상기 구성을 갖는 종래의 토글 플립-플롭 회로는, 클럭 신호(CLK)가 ‘로우’이면 제1·제4 전달 게이트(MT1, MT4)가 턴-온되어 제1 전달 게이트(MT1)는 입력신호(T)를 제3 노드로 전달하며, 제4 전달 게이트(MT4)는 제9 노드(N9)의 신호를 제8 노드(N8)로 피드백시키게 된다. 그런데, 클럭 신호(CLK)가 ‘하이’이면 제2·제3 전달 게이트(MT2, MT3)가 턴-온되어 제2 전달 게이트는 제5 노드(N5)의 신호를 제3 노드(N3)로 피드백시키게 전달하며, 제3 전달 게이트(MT3)는 제4 노드(N4)의 전위를 제8 노드(N8)로 전달하게 된다.
만약, 출력 데이타 신호(Q)가 ‘로우’이면, 그 보수 신호(/Q)는 ‘하이’가 되어 입력 데이타 신호(T = /Q)는 ‘하이’가 된다. 이때, 클럭 신호(CLK)가 ‘로우’일 경우, 제1·제4 전달 게이트(MT1, MT4)가 턴-온되어 제3 노드(N3)는 ‘하이’가 되고, 제4 노드(N4)는 ‘로우’가 되며 제5 노드(N5)는 ‘하이’로 래치된다. 그리고, 출력 데이타 신호(Q)가 ‘로우’이므로 제9 노드(N9)는 ‘하이’가 되고, 클럭신호(CLK)가 ‘로우’이므로 제7 노드(N7)도 ‘하이’가 되어 출력(Q)은 결국 ‘로우’가 된다.
즉, 입력신호(T)가 ‘하이’일 때 출력(Q)은 ‘로우’가 된다.
이 때 클럭신호(CLK)가 ‘로우’에서 ‘하이’로 바뀌면, 제2·제3 전달 게이트(MT2, MT3)가 턴-온되어, 제5 노드(N5)에 래치된 ‘하이’ 신호가 상기 제2 전달 게이트(MT2)에 의해 제3 노드(N3)로 전달되 제3 노드(N3)에는 ‘하이’가, 그리고 제4 노드(N4)에는 ‘로우’가 걸리게 되며, 상기 제4 노드의 ‘로우’ 전위는 턴-온된 제3 트랜지스터(MT3)에 의해 제8 노드(N8)는 ‘로우’가 되어 결국 출력신호(Q)는 ‘하이’가 된다.
즉, 클럭신호(CLK)가 ‘로우’에서 ‘하이’로 바뀌면, 출력신호(Q)는 ‘하이’에서 ‘로우’로 토글(toggle)하게 된다.
그 후, 클럭(CLK)이 ‘하이’에서 ‘로우’로 바뀌면, 상기 출력신호(Q)가 ‘하이’이므로 입력신호(T = /Q)는 ‘로우’이고, 턴-온된 제1 전달 게이트를 통해 제3 노드(N3)는 ‘로우’가, 그리고 제4 노드는 ‘하이’가 되지만, 제3 노드가 턴-오프되기 때문에 이하 회로가 동작하지 않게 되어 출력신호(Q)는 변하지 않고 그 전의 상태를 유지하게 된다.
제2도는 제1도에 도시된 종래의 토글 플립-플롭 회로의 동작 타이밍도를 나타낸 것으로, 인가되는 클럭신호(CLK)의 리딩 에지(leading edge)만 출력신호(Q)가 토글(toggle)하며 다음 클럭신호가 인가될 때까지 그 출력신호를 유지하는 것을 나타낸다.
상기 구성과 동작으로 인해, 종래의 토글 플립-플롭 회로는 피드백 부가 1개의 인버터와 1개의 전달 트랜지스터로 구성되기 때문에 동작 전압이 상기 전달 트랜지스터를 구성하는 N 채널 모스 트랜지스터와 P 채널 모스 트랜지스터의 각각의 문턱전압을 더한 값(Vtn + Vtp) 즉, 2Vt 이상이어야 하며, 상기 인버터를 구성하는 N 채널 모스 트랜지스터가 턴-온될 경우 접지로 전류 경로(current path)가 형성되어 전류소모가 많아지는 문제점이 있었다.
따라서, 본 고안은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 고안의 목적은 피드백 부를 3 상태 인버터로 구현함으로써 전류소모를 극소화할 수 있도록 한 저소비 전력형 토글 플립-플롭 회로를 제공하는 데 있다.
제1도는 종래의 토글 플립-플롭 회로도.
제2도는 제1도에 도시된 토글 플립-플롭 회로의 동작 타이밍도.
제3도는 본 고안의 일실시예에 의한 토글 플립-플롭 회로도.
* 도면의 주요부분에 대한 부호의 설명
10, 20 : 피드백 부 30, 40 : tri-state 인버터
상기 목적을 달성하기 위하여, 본 고안에 의한 토글 플립-플롭 회로는 출력 신호의 반전신호를 입력으로 해서 클럭신호와 보수 클럭신호에 의해 동작이 제어되어 상기 입력신호를 제1 노드로 전달하는 제1 전달 수단과, 상기 제1 노드의 신호를 반전시켜 제2 노드로 전달하는 제1 반전수단과, 상기 제2 노드와 클럭신호가 제1 논리를 가질 때 상기 제1 노드로 전원전압을 공급하고, 상기 제2 노드와 보수 클럭신호가 제2 논리를 가질 때 상기 제1 노드로 접지전압을 공급하는 제1 프리차지 수단과, 상기 클럭신호와 보수 클럭신호에 의해 동작이 제어되어 제2 노드의 신호를 제3 노드로 전달하는 제2 전달 수단과, 상기 제3 노드의 신호를 반전시켜 출력 노드로 전달하는 제2 반전수단과, 상기 출력노드와 보수 클럭신호가 제1 논리를 가질 때 상기 제3 노드로 전원 전압을 공급하고 상기 출력노드와 클럭신호가 제2 논리를 가질 때 상기 제3 노드로 접지전압을 공급하는 제2 프리차지 수단을 구비하는 것을 특징으로 한다.
이하, 본 고안의 일실시예에 따른 토글 플립-플롭 회로에 관하여 첨부도면을 참조하며 상세히 설명하기로 한다.
제3도는 본 고안의 일실시예에 따른 토글 플립-플롭의 회로도를 나타낸 것으로, 클럭신호(CLK)가 N 채널 모스 트랜지스터의 게이트로 인가되고 상기 클럭신호의 보수 신호(/CLK)가 P 채널 모스 트랜지스터의 게이트로 인가되어 제1 인버터(I1)에 의해 출력신호(Q)가 반전된 신호를 입력으로 하는 입력신호(T)를 제1 노드(N1)로 전달하는 제1 전달 트랜지스터(MT1)와, 상기 제1 노드(N1)의 신호를 반전시켜 제2 노드(N2)로 전달하는 제2 인버터(I2)와, 상기 제2 노드의 신호가 각각의 게이트로 인가되며 제1 노드(N1)에 의해 전원전위(Vdd)와 접지전위(Vss) 사이에 직렬연결된 제1 P 채널 모스 트랜지스터(MP1)과 제2 N 채널 모스 트랜지스터(MN2)와, 상기 클럭신호(CLK)와 클럭신호의 보수신호(/CLK)가 각각의 게이트로 인가되며 상기 제1 P 채널 모스 트랜지스터(MP1)와 제2 N 채널 모스 트랜지스터(MN2)사이의 제1 노드(N1)에 직렬 연결된 제2 P 채널 모스 트랜지스터(MP2)와 제1 N 채널 모스 트랜지스터(MN1)와, 상기 클럭신호(CLK)가 P 채널 모스 트랜지스터의 게이트로 인가되고 상기 클럭신호의 보수 신호(/CLK)가 N 채널 모스 트랜지스터의 게이트로 인가되어 제2 노드(N2)의 신호를 제3 노드(N3)로 전달하는 제2 전달 트랜지스터(MT2)와, 상기 제3 노드(N1)의 신호를 반전시켜 출력노드(N4)로 전달하는 제3 인버터(I3)와, 상기 출력노드(N4)의 신호가 각각의 게이트로 인가되며 제3 노드(N3)에 의해 전원전위(Vdd)와 접지전위(Vss) 사이에 직렬연결된 제3 P 채널 모스 트랜지스터(MP3)과 제4 N 채널 모스 트랜지스터(MN4)와, 상기 클럭신호의 보수신호(/CLK)와 클럭신호(CLK)가 각각의 게이트로 인가되며 상기 제3 P 채널 모스 트랜지스터(MP3)와 제4 N 채널 모스 트랜지스터(MN4) 사이의 제3 노드(N3)에 직렬 연결된 제4 P 채널 모스 트랜지스터(MP4)와 제3 N 채널 모스 트랜지스터(MN3)로 구성된다.
상기 구성으로 이루어진 본 고안의 일실시예에 의한 토글 플립-플롭 회로의 동작은 다음과 같다.
클럭신호(CLK)가 ‘하이’인 경우는 제1 전달 게이트(MT1)가 턴-온되고, 제2 전달 게이트는 턴-오프된다. 또한, 3-상태 인버터(30과 40)를 구성하는 제2 P 채널 모스 트랜지스터(MP2)와 제1 N 채널 모스 트랜지스터(MN1)는 턴-오프되며, 제4 P 채널 모스 트랜지스터(MP4)와 제3 N 채널 모스 트랜지스터(MN3)는 턴-온된다. 이 상태에서 입력신호(T = /Q)가 ‘로우’이고, 출력신호(Q)가 ‘하이’이면 제1 노드(N1)는 ‘로우’이고 제2 노드(N2)는 ‘하이’가 된다. 제2 노드(N2)의 ‘하이’ 신호와, ‘하이’ 전위의 클럭신호가 각각 인가되는 제1 및 제2 P 채널 모스 트랜지스터(MP1 및 MP2)가 턴-오프되어 제1 노드(N1)는 정확히 ‘로우’가 되고, 상기 제2 노드(N2)의 ‘하이’ 전위가 게이트로 인가되는 제2 N 채널 모스 트랜지터(MN2)는 턴-온되지만 제1 N 채널 모스 트랜지스터(MN1)가 턴-오프되므로 접지 전위(Vss)로의 전류 경로가 형성되지 않는다. 그리고, 제2 전달 트랜지스터(MT2)가 턴-오프되므로 이하 회로부에는 전류가 거의 흐르지 않게 된다.
그런데, 클럭신호(CLK)가 ‘하이’에서 ‘로우’로 바뀔 경우, 제2전달 트랜지스터가 턴-온되므로 제3 노드(N3)로 제2 노드(N2)의 ‘하이’ 신호가 전달되어 출력신호(Q)가 ‘하이’에서 ‘로우’ 반전된다. 그러면, 입력신호(T = /Q)가 ‘로우’에서 ‘하이’로 반전되고, 클럭신호가 ‘하이’로 변했을 경우, 제1 노드(N1)는 ‘하이’가 되고, 제2 노드(N2)는 ‘로우’가 되므로, 3 상태 인버터(30)를 구성하는 제2 N 채널 모스 트랜지스터(MN2)가 턴-오프되어 접지로의 전류 경로가 형성되지 않아 전류가 소모를 막을 수 있게 된다.
그리고, 이상태(T = ‘하이’인 경우)에서 클럭신호(CLK)가 ‘로우’로 변하면 제2 전달 트랜지스터가 턴-온되어 상기 제2 노드(N2)의 ‘로우’ 전위가 제3 노드(N3)로 전달되어 결국 출력신호(Q)는 ‘하이’로 반전된다.
상기 동작으로 인해, 본 고안에 의한 토글 플립-플롭 회로는 제1 노드 및 제2 노드의 전위가 ‘로우’나 ‘하이’에 상관없이 접지로의 전류 경로의 형성을 막아 전류소모를 줄일 수 있게 된다.
이상에서 설명한 바와 같이 본 고안의 토글 플립-플롭에 의하면, 피드백부를 구성하는 전달 게이트와 인버터를 제거하고 대신 하나의 3-상태 인버터를 사용함으로써, 접지로의 전류 경로가 형성되는 것을 막을 수 있는 매우 뛰어난 효과가 있다.
또한, 이에 따른 전류소모량의 감소로 저전압 동작이 가능해져 고성능, 고에너지 효율을 발휘할 수 있는 효과가 있다.
아울러 본 고안의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 고안의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 실용신안 등록청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 반도체 메모리 장치에 있어서, 출력신호를 반전한 신호를 입력신호로 하며 클럭신호에 의해 동작이 제어되어 제1 노드로 상기 입력신호를 전달하는 제1 전달 수단과, 상기 제1 노드의 신호를 반전시켜 제2 노드로 전달하는 제1 반전수단과, 상기 제2 노드의 전압레벨과 클럭신호의 입력레벨에 응답하여 상기 제1 노드로 충전 또는 방전하는 제1 프리차지 수단과, 상기 클럭신호에 의해 상기 제1 전달 수단과 상보적으로 동작이 제어되어 제2 노드의 신호를 제3 노드로 전달하는 제2 전달 수단과, 상기 제3 노드의 신호를 반전시켜 출력 노드로 전달하는 제2 반전수단과, 상기 출력노드의 전압레벨과 상기 클럭신호의 입력레벨에 응답하여 상기 제3 노드를 충전 또는 방전하는 제2 프리차지 수단을 구비하는 것을 특징으로 하는 토글 플립-플롭 회로.
  2. 제1항에 있어서, 상기 제1 및 제2 전달 수단은 전달 게이트로 구현된 것을 특징으로 하는 토글 플립-플롭 회로.
  3. 제2항에 있어서 상기 전달 게이트는 NMOS 및 PMOS로 구현된 것을 특징으로 하는 토글 플립-플롭 회로.
  4. 제1항에 있어서, 상기 제1 및 제2 프리차지 수단은 3 상태 인버터로 구현된 것을 특징으로 하는 토글 플립-플롭 회로.
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