KR20010047535A

KR20010047535A - 펄스 발생기

Info

Publication number: KR20010047535A
Application number: KR1019990051806A
Authority: KR
Inventors: 김석태
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-11-22
Filing date: 1999-11-22
Publication date: 2001-06-15
Also published as: KR100350766B1; JP4510271B2; US6346823B1; JP2001177384A

Abstract

본 발명은 반도체 메모리장치 내부의 동작제어를 위해 일정한 펄스폭을 갖고 펄스신호를 발생시키는 펄스 발생기에 관한 것으로, 보다 상세하게는 입력신호의 펄스파형이 로직하이로 천이하는 부분만을 감지하여 회로 내부의 설계의도에 의한 딜레이만을 적용하여 출력을 내보내는 한편 입력신호의 펄스파형이 로직로우인 경우에는 그 전달을 방지하도록 제어하므로써, 입력신호의 펄스폭 및 그 주기변화에 관계없이 일정 펄스폭을 갖는 출력신호를 출력하여 칩 외부신호를 받아들이는 입력단으로서의 안정된 동작을 확보하도록 한 펄스 발생기에 관한 것이다.

Description

펄스 발생기{Pulse generator}

본 발명은 반도체 메모리장치 내부의 동작제어를 위해 일정한 펄스폭을 갖고 펄스신호를 발생시키는 펄스 발생기에 관한 것으로, 보다 상세하게는 입력신호의 펄스폭 및 그 주기변화에 관계없이 항상 일정 펄스폭을 갖는 펄스신호를 발생시키므로써 칩 외부신호를 받아들이는 입력단으로서의 안정된 동작을 수행하도록 한 펄스 발생기에 관한 것이다.

따라서, 본 발명에 따른 펄스 발생기는 외부입력 클럭신호(CLK)에 동기되어 데이타의 입·출력을 제어하는 동기식 디램 및 상기 클럭신호가 아니더라도 내부신호로 펄스신호를 사용하는 경우에 활용가능한 발명이라 할 수 있겠다.

도 1 은 종래에 사용된 펄스 발생기의 제1 실시예를 도시한 구성도로, 외부로부터 인가되는 입력신호(in)를 반전시켜 전달하는 인버터(IV11)와, 상기 인버터(IV11)의 출력신호를 일정시간 지연시켜 전달하는 지연부(110)와, 상기 입력신호 및 상기 지연부의 출력신호를 입력받아 앤드조합하여 상기 지연부에서 이루어지는 지연시간만큼의 펄스폭을 갖는 펄스신호를 발생시키는 출력부(120)로 구성된다.

상기 구성을 갖는 펄스 발생기는 도 2에 도시된 시뮬레이션 결과도를 통해 알 수 있듯이, 입력신호(in)가 '로직하이'로 인가되는 구간이 상기 지연부(110)에서 이루어지는 지연시간보다 짧은 경우 그렇지 않은 경우에 비해 출력신호(out)가 '로직하이'로 출력되는 구간이 매우 짧아지게 되면서 거의 상기 입력신호(in)의 펄스폭과 동일한 구간만큼의 펄스폭을 갖게 된다. 즉, 출력되는 펄스신호의 펄스폭이 입력신호의 펄스폭 및 그 주기변화에 따라 상대적으로 달라지게 된다.

이에따라, 내부회로의 동작제어를 위한 안정성 확보가 어려워지는 문제점이 발생한다.

도 3 은 종래에 사용된 펄스 발생기의 제2 실시예를 도시한 구성도로, 포스트-차지(post-charge) 방식을 이용하므로써 입력신호의 펄스폭이 짧은 경우에도 출력신호의 펄스폭이 줄어들지 않도록 하기 위해 구현한 회로가 되며, 그 구성은 다음과 같다.

전원전압 인가단과 제1 노드(N1) 사이에 접속되어 입력신호(in)의 상태에 따라 상기 노드(N1)의 초기화를 제어하는 PMOS 트랜지스터(MP31)와, 상기 노드(N1)의 전위를 반전시켜 출력단(out)으로 전달하는 인버터(IV31)와, 상기 출력단(out) 전위신호를 전달받아 그 전위상태가 제1 상태(여기서는, '로직하이'로 가정함)인 경우에만 선택적으로 지연동작을 수행하는 지연부(310)와, 상기 지연부(310)의 출력신호를 반전시켜 노드(N2)로 전달하는 인버터(IV32)와, 상기 노드(N1)와 접지단 사이에 상호 직렬로 접속되어 게이트단으로는 상기 입력신호(in)와 상기 인버터(IV32)의 출력신호가 각각 인가되는 두 NMOS 트랜지스터(MN31, MN32)와, 전원전압 인가단과 상기 노드(N1)의 사이에 접속되어 상기 인버터(IV32)의 출력신호 상태에 따라 상기 노드(N1)의 포스트-차지동작을 선택적으로 수행하는 PMOS 트랜지스터(MP32)와. 상기 인버터(IV32)의 출력신호를 반전시키는 인버터(IV33)와, 상기 출력단(out)과 접지단 사이에 접속되며 상기 인버터(IV33) 출력신호가 게이트단으로 인가되는 NMOS 트랜지스터(MN33)를 구비하여 구성된다.

도 4 는 도 3 에 도시된 펄스 발생기의 동작특성을 나타낸 시뮬레이션 결과도로, (b)와 (c)의 파형으로 도시된 두 노드(N1, N2)가 모두 '로직하이'인 상태에서 (a)에 도시된 입력신호(in)가 '로직하이'로 각각 상기 PMOS 트랜지스터(MP31)와 NMOS 트랜지스터(MN31)의 게이트단으로 인가될 경우, 노드(N1)의 전위를 '로직로우'로 천이시켜 결국 출력단(out) 전위를 (d)의 파형과 같이 '로직하이'로 천이시키게 된다.

이후, 상기 '로직하이'의 출력단(out) 전위는 상기 지연부(310) 및 인버터(IV32)를 거쳐 일정 지연시간 이후 노드(N2)의 전위를 (c)의 파형과 같이 '로직로우'로 천이시키게 되며, 이에따라 상기 PMOS 트랜지스터(MP32)가 턴-온되면서 노드(N1)를 포스트-차지(post-charge)시켜 다음 입력신호를 받아들일 준비를 하게 되는데, 상기 포스트-차지동작에 의해 상기 노드(N1)의 전위가 '로직하이'로 천이되어 결국 출력단(out) 전위는 '로직로우'가 된다.

그런데, 동 도면을 통해 알 수 있듯이, 상기 입력신호(in)가 '로직하이'로 인가되는 구간이 짧은 경우, '로직로우'레벨의 입력신호 영향을 최소화하기 위해 상기 PMOS 트랜지스터(MP31)에 의한 저항성분을 크게 해주게 되는데, 이러한 경우일지라도 내부 지연부(310)에서의 지연시간이 크게 설정되게 되면 출력신호의 펄스폭이 상기 지연시간이 반영되기도 전에 상기 PMOS 트랜지스터(MP31) 및 인버터(IV31)를 거쳐 결정되어 버리게 된다.

한편, 상기 입력신호(in)가 '로직하이'로 인가되는 구간이 지연부(310)내에서 이루어지는 지연시간보다 긴 경우에는 (d)의 초기 펄스파형과 같이 한번의 입력에 대해 두번 이상의 펄스신호가 발생할 소지가 다분하며, 이와 같은 현상은 칩 내부에서 발생시킨 펄스가 입력신호가 되는 경우에는 사전에 조정된 일정 펄스폭을 갖고 발생시키는 관계로 발생빈도가 극히 드물긴 하지만 동기식 디램(SDRAM)과 같이 외부 펄스신호가 입력신호가 되는 경우에는 치명적인 결과를 초래하게 되는 문제점이 있다.

즉, 종래기술은 입력단에 CMOS구조를 채택하여 입력펄스가 '로직로우'로 변환된 경우에도 상기 입력펄스의 영향이 다음단으로 전달되어지므로써 그 내부에 설계된 지연부에서의 딜레이를 완벽하게 적용하는 것이 어려워지는데 그 문제점이 존재한다.

본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 입력신호의 펄스파형이 로직하이로 천이하는 부분만을 감지하여 회로 내부의 설계의도에 의한 딜레이만을 적용하여 출력을 내보내는 한편 입력신호의 펄스파형이 로직로우인 경우에는 그 전달을 방지하도록 제어하므로써, 입력신호의 펄스폭 및 그 주기변화에 관계없이 일정 펄스폭을 갖는 출력신호를 출력하여 칩 외부신호를 받아들이는 입력단으로서의 안정된 동작을 확보하도록 한 펄스 발생기를 제공하는데 있다.

상기 목적을 달성하기 위하여, 본 발명에 의한 펄스 발생기는 파워-업 제어신호의 인가에 따라 초기조건을 결정하는 초기화 제어부와,

상기 초기화 제어부의 출력단과 접지단 사이에 접속되어 외부입력되는 클럭신호의 라이징에지와 폴링에지 중 단일 종류의 에지부를 감지하는 에지 감지부와,

상기 초기화 제어부의 출력단 전위를 일정하게 래치시키는 래치부와,

상기 래치부의 출력단 전위를 일정시간 지연시켜 전달하되, 그 전위가 제1 로직레벨인 경우에 한해서만 선택적인 지연동작을 수행하는 지연부와,

상기 지연부를 거쳐 발생된 지연신호에 따라 상기 래치부의 출력단 전위를 포스트-차지시키는 포스트 차지부와,

상기 지연부의 출력신호와 상기 외부입력 클럭신호의 상태에 따라 상기 에지 감지부로 인가되는 외부입력 클럭신호의 다음 신호 전달여부를 제어하는 입력 제어부 및,

상기 포스트 차지부의 출력단 전위신호를 입력받아 일정주기를 갖는 펄스신호를 출력하는 출력부를 구비하는 것을 특징으로 한다.

도 1 은 종래에 사용된 펄스 발생기의 제1 실시예를 도시한 구성도

도 2 는 도 1 에 도시된 펄스 발생기의 동작특성을 나타낸 시뮬레이션 결과도

도 3 은 종래에 사용된 펄스 발생기의 제2 실시예를 도시한 구성도

도 4 는 도 3 에 도시된 펄스 발생기의 동작특성을 나타낸 시뮬레이션 결과도

도 5 는 본 발명에 따른 펄스 발생기의 제1 실시예를 도시한 구성도

도 6 은 도 5 에 도시된 펄스 발생기의 동작특성을 나타낸 시뮬레이션 결과도

도 7 은 본 발명에 다른 펄스 발생기의 제2 실시예를 도시한 구성도

도 8 은 도 7 에 도시된 펄스 발생기의 동작특성을 나타낸 시뮬레이션 결과도

< 도면의 주요부분에 대한 부호의 설명 >

110, 310, 540, 740: 지연부 510: 초기화 제어부

520, 720: 에지 감지부 530: 래치부

550: 포스트 차지부 560, 760: 입력 제어부

570, 770: 출력부

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 5 는 본 발명에 따른 펄스 발생기의 제1 실시예를 도시한 구성도로, 파워-업 제어신호(/pwr_up)의 인가에 따라 초기조건을 결정하는 초기화 제어부(510)와, 상기 초기화 제어부(510)의 출력단(N1)과 접지단 사이에 접속되어 외부입력되는 클럭신호(in)의 라이징에지(rising edge)와 폴링에지(falling edge) 중 단일 종류의 에지부를 감지하는 에지 감지부(520)와, 상기 초기화 제어부(510)의 출력단(N1) 전위를 일정하게 래치시키는 래치부(530)와, 상기 래치부(530)의 출력단 전위를 일정시간 지연시켜 전달하되 그 전위가 제1 로직레벨(여기서는 '로직로우'인 경우로 가정함)인 경우에 한해서만 선택적인 지연동작을 수행하는 지연부(540)와, 상기 지연부(540)를 거쳐 발생된 지연신호에 따라 상기 래치부(530)의 출력단 전위를 포스트-차지(post-charge)시키는 포스트 차지부(550)와, 상기 지연부(540)의 출력신호와 상기 외부입력 클럭신호(in)의 상태에 따라 상기 에지 감지부(520)로 인가되는 외부입력 클럭신호의 다음 신호 전달여부를 제어하는 입력 제어부(560) 및, 상기 포스트 차지부(550)의 출력단 전위신호를 입력받아 일정주기를 갖는 펄스신호를 출력하는 출력부(570)를 구비하여 구성된다.

상기 초기화 제어부(510)는 전원전압 인가단과 노드(N1) 사이에 접속되며, 게이트단으로 상기 파워-업 제어신호(/pwr_up)가 인가되는 PMOS 트랜지스터(MP51)로 구성된다.

상기 에지 감지부(520)는 상기 초기화 제어부(510)의 출력단인 노드(N1)와 접지단 사이에 상호 직렬연결되며, 각각의 게이트단으로 상기 외부입력 클럭신호(in)와 상기 입력 제어부(560)의 출력신호가 인가되는 2개의 NMOS 트랜지스터(MN51, MN52)로 구성된다.

상기 래치부(530)는 상기 노드(N1)에 각각의 입·출력단이 연결되고, 상호 귀환형으로 입·출력단이 연결된 2개의 인버터(IV51, IV52)로 구성된다.

상기 지연부(540)는 입력신호의 전위상태가 '로직로우'레벨인 경우에만 한해서 일정시간의 지연동작을 수행할 뿐, 입력신호의 전위상태가 '로직하이'레벨인 경우에는 별도의 지연없이 곧바로 입력신호를 지연부(540)의 출력단으로 전달하도록 구성된다.

상기 포스트-차지부(550)는 상기 지연부(540)의 출력신호가 상호 직렬연결된 2개의 인버터(IV53, IV54)를 거쳐 버퍼링된 신호가 게이트단으로 인가되며, 전원전압 인가단과 상기 노드(N1) 사이에 접속된 PMOS 트랜지스터(52)로 구성된다.

또한, 상기 입력 제어부(560)는 상기 인버터(IV53)의 출력신호와 상기 외부입력 펄스신호(in)를 각각 입력받아 조합하는 노아게이트(NOR51)와, 상기 노아게이트(NOR51)의 출력단에 접속된 인버터(IV55)와, 전원전압 인가단과 접지단 사이에 노드(N4)에 의해 상호 직렬접속되며 각각의 게이트단으로는 상기 인버터(IV55, IV53) 각각의 출력신호가 인가되는 PMOS 트랜지스터(MP53) 및 NMOS 트랜지스터(MN53)로 구성되며, 상기 노드(N4)는 상기 에지 감지부(520)내 NMOS 트랜지스터(MN52)의 게이트단에 접속되어 상기 외부입력 펄스신호의 다음번 신호의 전달여부를 제어하게 된다.

한편, 상기 출력부(570)는 상기 노드(N1)의 전위를 반전시켜 출력단(out)으로 전달하는 인버터(IV56)로 구성된다.

도 6 은 도 5 에 도시된 펄스 발생기의 동작특성을 나타낸 시뮬레이션 결과도로, 이하 동 도면을 참조하며 본 발명의 동작을 자세히 살펴보기로 한다.

우선, 최초에 외부입력 펄스신호(in)가 '로직로우'상태로 인가될 때, 상기 파워-업 제어신호(/pwr_up)가 '로직로우'에서 '로직하이'로 변환되므로써, 노드(N1)은 '로직하이', 출력단(out) 신호는 '로직로우', 각 노드(N2, N3, N4)는 각각 '로직로우', '로직로우', '로직하이'가 된다.

이후, 상기 입력 펄스신호(in)가 '로직하이'로 천이되면 상기 PMOS 트랜지스터(MP51) 및 NMOS 트랜지스터(MN51)에 의해 상기 노드(N1)는 '로직로우'로 천이되며, 상기 노드(N1)의 전위신호는 후단에 연결된 인버터(IV56)를 거쳐 출력단(out) 신호는 '로직하이'상태로 출력된다.

또한, 상기 노드(N1)의 '로직하이' 신호는 후단의 지연부(540)로 전달되어지는데, 상기 지연부(540)는 선택적인 지연동작에 의해 입력신호가 '로직하이'가 되는 관계로 별도의 지연없이 곧바로 전달되므로써, 후단의 입력 제어부(560)내 노아게이트(NOR51) 및 인버터(IV55)를 거쳐 노드(N3)를 '로직하이'로, 노드(N4)를 플로팅 상태로 유지시키게 되며, 노드(N1)의 전위는 래치부(530)에 의해 그 전위값이 노이즈 등의 외부요인에 영향받지 않고 일정하게 유지된다.

다음으로, 동 도면의 'A'로 도시된 바와 같이 입력되는 펄스신호(in)의 '로직하이'인 구간이 상기 지연부(540)내의 지연시간보다 긴 경우의 동작에 대해 살펴보면 다음과 같다.

일단, 상기 지연부(540)내 딜레이를 거쳐 노드(N2)의 전위가 '로직하이'가 되면서 입력 제어부(560)의 최종 출력단인 노드(N4)의 전위를 '로직로우'로 천이시켜 후단의 에지 감지부(520)내 NMOS 트랜지스터(MN52)를 턴-오프시키는 한편, 상기 노드(N2)의 '로직하이' 전위는 인버터(IV54)를 거쳐 '로직로우'로 반전되어 포스트 차지부(550)를 인에이블시키게 된다. 이에따라, 다음 입력에 대비하면서 출력단(out) 신호를 '로직로우'로 만들어 펄스를 구현하게 된다.

그런데, 상기 포스트 차지부(550)에 의해 '로직하이' 레벨로 충전된 노드(N1)의 전위는 상기 지연부(540)의 동작특성에 의해 별도의 지연없이 상기 노드(N2)의 전위를 빠르게 '로직로우'로 천이시켜 상기 입력 제어부(560)내 NMOS 트랜지스터(MN53) 및 포스트 차지부(550)내 PMOS 트랜지스터(MP52)를 턴-오프시키는 한편, 상기 입력 제어부(560)내 노아게이트(NOR51)의 일측 입력단 전위를 '로직로우'로 만들게 된다.

이 후, 입력 펄스신호(in)가 '로직로우'로 천이되면, 상기 입력 제어부(560)내 노아게이트(NOR51) 및 인버터(IV55)를 거쳐 노드(N3)를 '로직로우'로 천이시키게 되므로써, 후단의 PMOS 트랜지스터(MP53)를 턴-온시켜 노드(N4)의 전위를 '로직하이'로 만들고 이에따라 에지 감지부(520)내 NMOS 트랜지스터(MN52)를 턴-온시켜 다음 입력에 대기하게 된다.

따라서, 입력신호(in)가 '로직로우'로 변했다가 '로직하이'로 되어야만 그 입력을 받아들이게 되므로써, 종래기술에서와 같이 긴 입력신호에 의해 두번 이상의 단 펄스가 발생하는 오동작 없이 동 도면의 'A''으로 도시된 바와 같이 일정 펄스폭을 갖는 펄스신호가 한번 발생되게 된다.

한편, 동 도면의 'B'로 도시된 바와 같이, 입력 펄스신호의 '로직하이' 구간이 상대적으로 짧은 경우의 동작에 대해 살펴보기로 한다.

우선, 입력 펄스신호(in)가 '로직로우'로 변하여도 상기 에지 감지부(520)내 NMOS 트랜지스터(MN51)가 턴-오프되는 관계로 다음단으로 전달되는 전위변화는 없다.

또한, 입력 제어부(560)내 노아게이트(NOR51)의 일측 입력단이 상기 입력신호 인가단에 접속되어 있으므로, 로직로우→로직하이→로직로우 순으로 천이를 거쳐 노드(N2)의 전위변화에 따라 노드(N3)를 변화시킬 준비를 하게 된다. 이 후, 상기 입력 펄스신호(in)가 '로직로우'로 천이된 후에 딜레이를 거친 노드(N1)의 '로직로우' 전위는 노드(N2)의 전위를 '로직하이'레벨로 만들어 상기 입력 제어부(560)내 NMOS 트랜지스터(MN53)를 턴-온시키게 되므로써, 노드(N4) 전위를 '로직로우'로 천이시켜 상기 에지 감지부(520)내 NMOS 트랜지스터(MN52)를 턴-오프시킴과 동시에 노드(N3)의 전위를 '로직하이'로 만든다.

한편, 상기 노드(N2)의 '로직하이' 전위값은 인버터(IV54)를 거쳐 후단의 포스트 차지부(550)를 인에이블시키므로써 노드(N1)의 전위를 '로직하이'로 만들어 다음 입력에 대한 준비와 함께 기존 출력을 '로직로우'로 만들어 펄스를 구현하게 된다.

그리고, 상기 노드(N1)의 '로직하이' 정보는 상기 지연부(540)의 선택적인 동작특성('로직로우'의 입력신호에 대해서만 일정시간 딜레이동작을 실현하는 동작특성)에 의해 별도의 지연을 거치지 않고 노드(N2)를 빠르게 '로직로우' 레벨로 만들어 상기 입력 제어부(560)내 NMOS 트랜지스터(MN53) 및 상기 포스트 차지부(550)내 PMOS 트랜지스터(MP52)를 모두 턴-오프시키는 한편, 상기 입력 제어부(560)내 PMOS 트랜지스터(MP53)를 턴-온시켜 상기 입력 제어부(560)내 최종 출력단이 되는 노드(N4)의 전위를 로직하이로 만듦으로써, 에지 감지부(520)내 NMOS 트랜지스터(MN52)를 턴-온시켜 다음 입력을 받아들일 준비를 완료하게 된다.

따라서, 입력 펄스신호의 '로직하이'인 구간이 상기 지연부(540)에서 이루어지는 지연시간에 비해 상대적으로 짧은 경우라 하더라도 출력신호의 펄스폭이 상기 지연부(540)내 지연시간이 완전히 반영된 상태로 동 도면의 'B''로 도시된 바와 같이 일정 펄스폭을 갖고 출력되는 것이 가능해 진다.

도 7 은 본 발명에 다른 펄스 발생기의 제2 실시예를 도시한 구성도로, 도 5에 도시된 제1 실시예에서 동작모드에 따라 노드(N4)의 전위상태가 플로팅(floating)상태로 일시적으로 놓이거나, 그 입력 제어부(560)내 NMOS 트랜지스터(MN53)의 턴-온 이후 PMOS 트랜지스터(MP53)가 턴-오프되는 일정 시간차에 의한 전류소모가 커지게 되는 문제를 개선하기 위해, 입력 펄스신호(in)를 받아들이기 위한 입력 제어부(560)의 구성을 간략화하여 구현한 회로구성이 된다.

동 도면의 경우, 입력 제어부(760)는 지연부(740) 출력신호의 반전신호와 상기 외부입력 클럭신호(in)를 입력받아 노아조합하는 논리 게이트소자(NOR71)와, 상기 논리 게이트소자(NOR71)의 출력신호를 반전시켜 노드(N2)에 의해 에지 감지부(720)내 NMOS 트랜지스터(MN72)의 게이트단으로 전달하는 반전소자(IV71)로 구성된다.

또한, 출력부(770)는 상기 지연부(740) 출력신호의 반전신호와 상기 노드(N1)의 전위신호를 노아조합하여 펄스를 발생시키는 논리 게이트소자(NOR72)로 구성된다.

도 8 은 도 7 에 도시된 펄스 발생기의 동작특성을 나타낸 시뮬레이션 결과도로, 입력 펄스신호(in)의 로직하이 구간 및 그 주기변화에 관계없이 출력신호의 펄스폭이 일정하게 유지되며 발생되는 것을 나타내며, 그 세부동작은 도 6 에 도시된 시뮬레이션 결과도에서와 동일하므로 이하, 자세한 동작설명은 생략하기로 한다.

이상에서 설명한 바와같이 본 발명에 따른 펄스 발생기에 의하면, 입력 펄스신호의 펄스폭 및 주기변화에 관계없이 항상 일정한 펄스폭을 갖는 출력신호를 발생시키므로써, 칩 외부의신호를 받아들이는 입력단으로서의 안정된 동작을 확보할 수 있게되는 매우 뛰어난 효과가 있다.

따라서, 본 발명에 따른 펄스 발생기를 동기식 디램의 클럭버퍼에 적용할 경우 tCHW/tCLW값을 대폭 향상시킬 수 있게 된다.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims

파워-업 제어신호의 인가에 따라 초기조건을 결정하는 초기화 제어부와,

상기 초기화 제어부의 출력단과 접지단 사이에 접속되어 외부입력되는 클럭신호의 라이징에지와 폴링에지 중 단일 종류의 에지부를 감지하는 에지 감지부와,

상기 초기화 제어부의 출력단 전위를 일정하게 래치시키는 래치부와,

상기 래치부의 출력단 전위를 일정시간 지연시켜 전달하되, 그 전위가 제1 로직레벨인 경우에 한해서만 선택적인 지연동작을 수행하는 지연부와,

상기 지연부를 거쳐 발생된 지연신호에 따라 상기 래치부의 출력단 전위를 포스트-차지시키는 포스트 차지부와,

상기 지연부의 출력신호와 상기 외부입력 클럭신호의 상태에 따라 상기 에지 감지부로 인가되는 외부입력 클럭신호의 다음 신호 전달여부를 제어하는 입력 제어부 및,

상기 포스트 차지부의 출력단 전위신호를 입력받아 일정주기를 갖는 펄스신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 펄스 발생기.
제 1 항에 있어서,

상기 에지 감지부는 상기 초기화 제어부의 출력단과 접지단 사이에 상호 직렬연결되며, 각 게이트단으로 상기 외부입력 클럭신호와 상기 입력 제어부 출력신호가 각각 인가되는 제1 및 제2 MOS 트랜지스터로 구성하는 것을 특징으로 하는 펄스 발생기.
제 2 항에 있어서,

상기 입력 제어부는 상기 지연부 출력신호의 반전신호와 상기 외부입력 클럭신호를 입력받아 노아조합하는 논리 게이트소자와,

상기 논리 게이트소자의 출력신호를 입력받아 반전시키는 반전소자와,

전원전압 인가단과 접지단 사이에 상기 제2 MOS 트랜지스터의 게이트단에 의해 상호 직렬접속되며, 상기 반전소자의 출력신호 및 상기 지연부 출력신호의 반전신호가 각각의 게이트단으로 인가되는 제1 및 제2 MOS 트랜지스터로 구성하는 것을 특징으로 하는 펄스 발생기.
제 2 항에 있어서,

상기 입력 제어부는 상기 지연부 출력신호의 반전신호와 상기 외부입력 클럭신호를 입력받아 노아조합하는 논리 게이트소자와,

상기 논리 게이트소자의 출력신호를 반전시켜 상기 제2 MOS 트랜지스터의 게이트단으로 전달하는 반전소자로 구성하는 것을 특징으로 하는 펄스 발생기.
제 4 항에 있어서,

상기 출력부는 상기 지연부 출력신호의 반전신호와 상기 포스트 차지부의 출력신호를 노아조합하여 펄스를 발생시키는 논리 게이트소자로 구성하는 것을 특징으로 하는 펄스 발생기.