SU1640738A1

SU1640738A1 - Ячейка пам ти на основе комплементарных МОП-транзисторов

Info

Publication number: SU1640738A1
Application number: SU894670888A
Authority: SU
Inventors: Сергей Николаевич Венжик; Александр Георгиевич Гарицын; Михаил Павлович Сахаров
Original assignee: Организация П/Я А-3106
Priority date: 1989-03-30
Filing date: 1989-03-30
Publication date: 1991-04-07

Abstract

Изобретение относитс к цифровой технике и может быть использовано в микросхемах программируемой логики , динамически реконфигурируемых БИС, микропроцессорах и прочих устройствах обработки дискретной информации с использованием оперативного запоминающего устройства (ОЗУ) в качестве управл ющей пам ти. Цель изобретени - повышение быстродействи чейки пам ти. Поставленна цель достигаетс за счет введени третьего ключевого элемента 10 на р-каналь- ном МОП. При этом чейка пам ти устойчиво функционирует пои записи как Лог. О, так и Лог, 1, не требу понижени напр жени питани чейки до какого-то промежуточного значени , т.е. исключаютс по сравнению с прототипом временные потери на переход напр жени питани от одного значени к другому, и наоборот. Перезар д точки соединени стоковых областей элементов 3, 4 схемы лог. О к Лог, 1 происходит быстрее вследствие отрыва элемента 3 от потенциала шины 8 чейки, что, в свою очередь, приводит к уменьшению размеров элемента 5 до размеров элементов 3, 4 и, как следствие, ведет к уменьшению площади, занимаемой чейкой. 1 ил. §

Description

0 Ј

О 1

оо

Изобретение относитс к цифровой технике и может быть использовано в микросхемах программируемой логики, динамически реконфигурируемых БИС, микропроцессорах и прочих устройствах обработки дискретной информации с использованием оперативного запоминающего устройства (ОЗУ) в качестве управл ющей пам ти.

Цель изобретени - повышение быстродействи чейки пам ти.

На чертеже приведена схема чейки пам ти.

Ячейка содержит вторые нагрузочный и ключевой элементы 1, 2, первые нагрузочный и ключевой элементы 3, 4, элемент 5 св зи, разр дную и адресную шины 6, 7, шину 8 нулевого потенциала и шину 9 питани , третий ключевой элемент 10 чейки. Ячейка пам ти выполнена на основе комплементарных. транзисторов, В качестве элементов 1.

10

20

25

31640738

3, 10 используютс р-канальные МОП- транзисторы, а в качестве элементов 2, 4, 5 ° n-канальные МОП-транзисторы . Ячейка работает следующим образом .

На шину 6 чейки подают напр жение Лог, О, на шину 7 чейки - Лог. 1. По приходе лог. 1 на затворы элементов 5 и 10 элемент 5 открываетс , а элемент 10 закрываетс . Т.к. элемент 5 без искажени передает Лог. О, напр жение на затворах транзисторов элементов 1 и 2 шунтируетс Лог О, приход щим с шины с 6 чейки. По вление Лог. О на затворах транзисторов элементов 1 и 2 приводит к включению элемента 1 и выключению элемента 2,

Включение элемента 1 вызывает по вление Лог. 1 в точке соединени стоковых областей элементов 1 и 2 и, следовательно, напр жение высокого уровн на затворах транзисторов 3 и 4. По вление Лог. I на затворах транзисторов 3 и 4 приводит к выключению р-канального MOR-транзистора З и включению п-канапьного МОП-транзистора 4. Вследствие этого зар д, образующийс в точке соединени стоковой области транзистора 10 и исто- ковой области транзистора 4, рассасываетс через транзисторы 4 и 5 на разр дную шину 6, а напр жение в точке уменьшаетс . По окончании действи сигнала Лог. I на шине 7 чейки, элемент 5 закрываетс , а элемент 10 открываетс , подтвержда напр жение низкого уровн на истоке элемента 4. При записи Лог, 1 на шину 6 подают напр жение Лог. 1, на шину 7 адреса - Лог. О. По приходе Лог. 1 на затворы элементов 5 и 10 элемент 10 закрываетс , а элемент 5 открываетс . Выключение элемента 10 приводит к отрыву истоковой области элемента 4 от общей шины 7 и таким образом исключает возможность шунтировани высокого напр жени , приход щего с шины 6 через элемент 5 на затворы элементов 1 и 2, Несмотр на то, что элемент 5 передает с искажением напр жени Лог. 1 (Eh-UON),

30

35

40

45

т в

50

это, в конечном итоге, не вли ет да

переключение элементов 1 и 2, По вле- и второй ключевые элементы и элеменние напр жени высокого уровн на затворе элемента 1 (большего UOH ) приводит ,к его включению и по влению напр жени Лог. затворах эле-1

ты св зи на п-канальных транзисторах, причем стоки транзисторов первых нагрузочного и ключевого элементов объединены и подключены к затворам

0

5

с

30

35

40

45

ментов 3 и 4, элемент 1 при этом закрываетс . По вление Лог. О на затворах элементов 3 и 4 приводит к включению элемента 3 и выключению (по цепи затвора) выключенного по истоко- вой цепи элемента 4. Включение элемента 3 приводит к подтверждению записываемого в чейку напр жени Лог. 1. По окончании сигнала разрешени (напр жение на шине 7 чейки мен етс с Лог. 1 на Лог, О) элемент 5 закрываетс , а элемент 10 включаетс . Включение элемента 10 не вли ет на схему, т.к. элемент 4 заперт по цепи затвора напр жением Лог. О.

При считывании информации, Так как чейка пам ти предназначена дл работы в качестве чейки управл ющего ОЗУ, то цепи записи и считывани информации следует разграничить . При управлении объектами электронных схем (например, элементами коммутации или выступа в качестве источника опорного логического сигнала ) выходное напр жение с чейки можно снимать с точек: пр мой сигнал - точка соединени стоковых областей элементов 3 и 4; инверсный сигнал - точка соединени стоковых областей элементов 1 и 2,

По сравнению с прототипом повышаетс быстродействие чейки пам ти при записи информации путем исключени операции перехода на промежуточное значение напр жени питани при записи Лог, 1 в чейку, а также за счет исключени шунтирующего действи элемента 4, который в момент записи отключаетс от шины 8 чейки. Помимо этого, отключение элемента 4 поз вол ет выполнить элемент 10 минималь-о ных топологических размеров и тем самым скомпенсировать потери площади от введени элемента 10 в чейку пам ти .

Claims

Формула изобретени

Ячейка пам ти на основе комплементарных МОП-транзисторов, содержаща первый и, второй нагрузочные элементы на р-канальных транзисторах, первый

ты св зи на п-канальных транзисторах, причем стоки транзисторов первых нагрузочного и ключевого элементов объединены и подключены к затворам

транзисторов вторых нагрузочного и ключевого элементов и стоку транзистора элемента св зи, исток и затвор которого подключены соответственно к разр дной и адресной шинам чейки, истоки транзисторов нагрузочных элементов подключены к шине питани чейки , исток транзистора второго ключевого элемента подключен к шине нулевого потенциала чейки, отличающа с тем, что с целью повышени быстродействи , в нее введен третий ключевой элемент на р-канапь- ном транзисторе, затвор и исток которого подключены соответственно к разр дной шине и шине нулевого потенциала , а сток подключен к истоку транзис- тора первого ключевого элемента.