DE3323799A1 - Anordnung zur singaleingabe in ein ladungsgekoppeltes bauelement - Google Patents
Anordnung zur singaleingabe in ein ladungsgekoppeltes bauelementInfo
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Description
ΐ?ΟΑ 76 984- Ks/Ri
U.S. Serial No. 3Sl7I-Filed: July 1, 1982
U.S. Serial No. 3Sl7I-Filed: July 1, 1982
RCA Corporation New York, N.Y., V.St.v.A
Anordnung zur Signaleingabe in ein ladungsgekoppeltes Bauelement
Die Erfindung bezieht sich auf Eingangsschaltungen für ladungsgekoppelte Anordnungen (abgekürzt CCD, von engl.:
"Charge Coupled Devices") und betrifft insbesondere eine Eingangsschaltung, die nach dem Prinzip des "Einfüllens
und Abgießens" (fill and spill) arbeitet.
In der US-Patentschrift 3 986 198 ist eine als "Einfüllen
und Abgießen" zu bezeichnende Betriebsart zur Eingabe eines Ladungssignals in ein CCD-Register beschrieben. Während
des "Einfüll"-Teils des Eingabezyklus wird ein negativ gerichteter
Impuls an eine Source-Zone gelegt, um eine Ladung in ein Gebiet zu geben, welches eine Potentialgrube
darstellt. Dann wird während eines "Abgieß"-Teils des Zyklus die Potentialgrube teilweise geleert, indem ein positiv
gerichteter Impuls an die Source-Zone gelegt wird, die dadurch als Drain wirkt. Zwischen einer Speicherelektrode,
unter welcher die Potentialgrube gebildet ist, und einer
Gatee.. .iktrode, die zwischen der Speicherelektrode und
der Srurce-Zone liegt, wird eine Eingangssignalspannung hergestellt.
Me Ladung, die nach dem Abgieß-Teil des Zyklus
.·..-: ο ■_■ /- ο / ν' J
in der Potentialgrube zurückbleibt, ist eine Funktion der
Amplitude dieser Signalspannung.
Es ist wünschenswert, den Leistungsverbrauch des CCD-Registers und der zugehörigen Hilfsschaltungen möglichst
klein zu machen, indem man diese Schaltungen mit einer relativ niedrigen Betriebsspannung betreibt. Im Falle einer
niedrigen Betriebsspannung kann jedoch die Source-Zone nicht mit einem genügend starken Spannungsimpuls angesteuert werden,
um zu ermöglichen, daß während des Abgieß-Vorgangs Ladung auf ihrem Weg zurück zur Source-Zone durch den Substratbereich
unter der Gateelektrode fließt. Für einen einwandfreien Abgießbetrieb muß die Source-Zone einen Impuls
erhalten, dessen Amplitude genügend groß ist, um das Kanalpotential des Substratbereichs unter der Gateelektrode zu
überwinden. Wegen der Schwankungen verschiedener Prozeßparameter bei der Herstellung des Bauelements ist es leider
nicht möglich, dieses KanaHpotential genau vorherzusagen.
Die Aufgabe der Erfindung besteht darin, einen einwandfreien Betrieb eines ladungsgekoppelten Bauelementes bei
niedriger Betriebsspannung zu ermöft-lichen. Diese Aufgabe
wird erfindun; ;sgemäß durch die im Patentanspruch 1 beschriebenen
Merkmale gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den UnteranSprüchen gekennzeichnet.
Die Erfindung wird an einer Impulsquelle realisiert, die an die Sourceelektrode eines ladungsgekoppelten Bauelementes
(z.B. eines CCD-Registers) während einer ersten Zeitspanne einen ersten Spannungspegel und während einer zweiten
Zeitspanne oinen zweiten Spannungspegel legt. Der erste Spannungspegel ist genügend hoch, um eine Ladungsübertragung
aus der Source-Zone heraus zum Füllen einer Potentialgrube zu bewirken. Der zweite Spannungspegel ist genügend
hoch, um eine Ladungsübertragung aus der Potentialgrube
in die Source-Zoi:e zu bewirken, derart, daß in der Potentialgrube
eine Ladungsmenge gespeichert bleibt, die ab-
— R —
hnnp-ip; von oVr Potent:i al differ en ζ zwischen der Gatelektrode
und der Gp ei eher el ek trod e ist. Gemäß der Erfindung ist
mit der Sourceelektrode eir? erstes kapazitives Element gekoppelt,
und ferner ist eine Einrichtung vorgesehen, um den ersten Spannungspegel über dieses erste kapazitive Element
zu legen. Mit dem ersten kapazitiven Element ist ein zweites kapazitives Element gekoppelt, und es ist eine Einrichtung
vorgesehen, welche die Ladung des zweiten kapazitiven Elementes am Beginn der zweiten Zeitspanne ändert,
um Ladung zwischen dem ersten und dem zweiten kapazitiven Element zu übertragen und dadurch die über das erste kapazitive
Element gemessene Spannung vom ersten Spannungspegel auf den zweiten Spannungspegel zu ändern. Wegen der
kapazitiven Übertragung kann der zweite Spannungspegel höher sein ala die Versorgungsspannung des Impulserzeugers.
Die Erfindung wird nachstehend an einem Ausführungsbeispiel
anhand von Zeichnungen näher erläutert.
Fig. 1 zeigt einen Schnitt durch eine bekannte CCD-Eingangsschaltung;
Fig. 2 zeigt zur Erleichterung des Verständnisses der Arbeitsweise
der Anordnung nach Fig. 1 eine graphische Darstellung von Profilen des Substratpotentials;
Fig. 3 zeigt das Schaltbild einer erfindungsgemäß ausgebildeten
Impulserzeugerschaltung;
Fig. 4- zeigt in graphischer Darstellung die Form von Taktsignal
en, die zum Betreiben der CCD-Anordnung nach Fig. 1 und der Schaltung nach Fig. 3 verwendet werden
Pig. 5 zeigt eine Schaltungsanordnung zur Erzeugung der in
I^K· 4 dargestellten Taktsignale.
1He Fig. 1 zeigt ein typisches CCD-Register, welches in
der Betriebsart des "Einfüllens und Abgießens" arbeitet.
Das Register hat ein p-leitendes Siliziumsubstrat 10 mit einer eingangsseitigen Source-Zone S, die ein Diffusionr·-
gebiet eines dem Substrat 10 entgegengesetzten Leitfäh' ·;-keitstyps
sei , ferner mit einer ersten Vielzahl von Elektroden aus Polysilizium wie G1 und G3, die auf einer Oxid-.schicht
11 gebildet sind, und mit einer zweiten Vielzahl von Polysiliziumelektroden wie GO G2 und G4 auf der Oxidschicht
11. Unter der Oxidschicht 11 ist im Substrat ein verdeckter, η-leitender Kanal 12 gebildet. Unter den Elektroden
G1 und G3 sind im Kanal 12 Ionenimplantate vom p-Typ
vorgesehen, welche für Gleichspannungsoffsets zwischen
benachbarten Elektroden sorgen, um asymmetrische Potentialgruben in den Substratbereichen unterhalb dieser
benachbarten Elektroden zu erhalten. Hierdurch wird erreicht, daß eine Ladungsübertragung in nur einer Richtung
erfolgt, wenn zweiphasige Taktsignale angelegt werden.
Die Elektrode GO wird auf einer konstanten hohen Gleicbspannung
VDD (z.B.. +12 Volt) gehalten und bewirkt dadurch
eine wohldefinierte Ausdehnung der Source-Zone S bezüglich der übrigen Elektroden. An die "Speicher"-Elektrode G2
wird eine Gleic spannung V2 (z.B. +8 Volt) angelegt, um
unter dieser Elektrode eine Potentialgrube 14 zu bilden,
die ein Kanalpotential ¥2 hat, wie es in Pig. 2 veranschaulicht ist. An die "Gate"-Elektrode G1 wird eine Gleichspannung
V1 (z.B. ---3 Volt) gelegt, um eine relativ flache Potentialgrube (Gate) mit einem Kanalpotential W1 zu bilden.
An die Elektrode G4- wird ein Taktsignal 01 gelegt.
Eine durch einen Spannungsteiler 1G erzeugte spannungsgeteilte Version des Taktsignals 01 wird an die Elektrode G?
gelegt, um unter dieser Elektrode eine relativ flache Potentialgrube mit einem Kanalpotential V/3 zu bilden, dss
sich mit dem Taktsignal 01 ändert. Eine Signalkomponente V-Qy wird effektiv zwischen die Elektroden G1 und G2 gelegt
(z.B. dadurch, daß m diese Komponente über einen Kondensator der an die Elektrode G1 gelegten Spannung V1 überlagert)
- 10 -
ρ m v
-ΙΟΙ Während des "Einfüll"-Teils des Betriebs koppelt die Sourc
elektrode 20 einen negativ gerichteten Impuls aus einem Ge· nerator 18 zur Zone G, wodurch diese Zone zu einer Quelle
(Source) für Ladungsträger wird. Wie in Fig. 2a veranschau· licht, gelangen die Elektronen über die Potentialbarriere
W1 unter der Elektrode G1 und füllen die Po ten ti al grube 14
unter der Speicherelektrode G2, wenn das an die Zone S gelegte
Potential ein Kanalpotential Wi-AWj1, erzeugt. Die relativ
"flache" Potentialbarriere W3 verhindert, daß irgendetwas
von diesem Ladungssignal durch das CCD-Register weiteriließt. Beim vorliegenden Beispiel bilden die Ionenimplantate
I unter den Elektroden G1 und G3 eine Spannungsschwelle von ungefähr -6 Volt. Palis V1 gleich +3 "Volt ist,
beträgt das Kanalpotential der Barriere W1 ungefähr 9 Volt.
Für einen einwandfreien EinfüllVorgang muß die Zone S mit
einem Imp= Ie beaufschlagt werden, der ungefähr um 1 Volt
(AWj1) negativer als das Kanalpotential der Barriere W1 is1
(also 8 Volt). Unter den Elektroden GO, G2 und G4, wo sich keine Ionenimplantate befinden, wird eine Spannungsschwell«
von ungefähr -10 Volt gebildet. Wenn V2 gleich +8 Volt ist.
dann beträgt das Kanalpotential der unter der Elektrode G2 gebildeten Barriere W2 ungefähr 18 Volt.
Wie in der Fig. 2b veranschaulicht ist, muß für einen ein-PS
wandfreien Abgießvorgang die Zone S mit einem Impuls beaufschlagt werden, der um einen Betrag AWg (ungefähr 1 Volt)
positiver ist als das Kanalpotential der Barriere W1, damit
diese Zone als Drain wirkt, um überschüssige Ladungsträger wegzunehmen und in der Potentialgrube 14 eine Ladungsmenge
zurückzulassen, die eine Komponente entsprechend dem Signal Vjn enthält. Nach Beendigung dieses Abgießvorgangs
bewirkt die verminderte Amplitude des an die Elektrode G3 gelegten Signals 01, daß nur die der Komponente VTN
entsprechende Ladung "abgeschöpft" wird, und diese Ladungskomponente wird anschließend durch die Taktsignale 01 und
02 entlang dem CCD-Kanal weiterübertragen. Nähere Einzelheiten dieses "Abschöpf"-Vorgangs sind in der US-Patent-
- 11 -
- 11 schrift 4 158 209 beschrieben.
Beim vorstehend geschilderten Betrieb ist es wichtig, daß
das Potential der Eingangsdiffusionszone S ein Kanalpotential
herstellt, welches um mindestens AW0 höher ist als
W1, damit sichergestellt wird, daß im wesentlichen alle
überschüssigen Ladungsträger (Elektronen) aus der Grube 14 über die Barriere W1 gelangen. Wenn jedoch die CCD-Schaltung
mit einer niedrigen Betriebsspannung betrieben wird, kann der Spannungspegel, der für die Source-Zone S
zur Herbeiführung des Niveaus VM + AWg erforderlich ist,
höher sein als die verfügbare Versorgungsspannung. Mit der vorliegenden Erfindung soll ein Impulsgenerator zur Beaufschlagung
der Sourceelektrode eines CCD-Bauelementes
geschaffen werden, der als Impulsschaltung 18 verwendet werden kann und einen einwandfreien Abgießbetrieb im Falle
niedriger Versorgungsspannung ermöglicht. Dies berührt ein besonderes Problem, weil die unter den Elektroden eines
CCD-Bauelementes gebildeten Kanalpotentiale einschließlich der Barriere W1 nicht genau vorhergesagt werden können,
und zwar wegen verschiedener prozeßbedingter Paktoren während
der Herstellung des Bauelementes, wie es weiter oben erwähnt wurde.
üne bevorzugte Ausführungsform der Erfindung ist in der
Fig. 3 dargestellt. In der Anordnung nach Fig. 3 werden
durchwegs Feldeffekttransistoren (FETs) mit n-leitendem Kanal verwendet. Die Anordnung enthält eine Bezugsquelle
30 aus drei MOS-j'eldeffekttransistoren 32, 34 und 36 vom
Verarmungstyp, deren Stromleitungsstrecken in Serie zwischen
eine Quelle eines Betriebspotentials VDD (z.B. 1?
Volt) und Masse geschaltet sind. Der FET 32 ist so hergestellt, daß seine elektrischen Eigenschaften der Eingangselektrodenstruktur
des CCD-Bauelementes nach Fig. 1 angepaßt
sind. Der FET 32 enthält drei Gateelektroden, von denen
zwei mit der Drainelektrode dieses Trnnsistors gekoppelt
sind und eine dritte (mittlere Elektrode) die Vorspan-
- 12 -
R V1 empfängt. Hei den PETs 34 und 36 sind die Gateelektroden
,"jewel! a rrnt der zugehörigen Drain elektrode verbun
den.
Ein Knotenpunkt A an der Verbindung zwischen der Drainelektrode des FET 34- und der Source elektrode des FET 32
ist über die Stromleitungsstrecke eines FET 38 mit einem
Knotenpunkt B verbunden, der gleichstrommäßig mit der Sourci elektrode eines CCD-Bauelementes wie z.B. der Anordnung nacl
Fig. 1 gekoppelt ist. Ein Knotenpunkt F an der Verbindung zwischen den Stromleitungsstrecken der FETs 34· und 36 ist
über die Stromleitungsstrecke eines FET 4-0 mit der Gateelektxode
des FET 38 verbunden. An die Gateelektrode des FET 4-0 wird ein Taktsignal 0.^ gelegt. Die Gateelektrode
des FET 38 ist über einen Kondensator 4-2 mit einem Knotenpunkt
C verbunden. Zwischen diesem Knotenpunkt C und Masse liegt die Stromleitungsstrecke eines FET 4-4-, dessen Gateelektrode
einen Anschluß zum Empfang eines Taktsignals 0,-hat.
Ein FET 4-6 vom Verarmungstyp ist mit seiner Gatelektroa*.
und einem Ende seiner Stromleitungsstrecke an den Knotenpunkt C gekoppelt, während das andere Ende dieser Stromleitungsstrecke
einen Anschluß zum Empfang eines Taktsignals 02jQ hat. Zwei weitere FETs 4-8 und 50 sind mit ihren Stromleitungsstrecken
in Reihe zwischen das Betriebspotential V-^
und Masse geschaltet. Die Gateelektrode des FET 50 ist mit
dem Knotenpunkt C gekoppelt, und die Gateelektrode des FET 4-8 hat einen Anschluß zum Empfang des Taktsignals 0*-$· Ein
Knotenpunkt D an der Verbindung zwischen den Stromleitungsstrecken der FETs 4-8 und 50 ist über einen ersten Kondensator
52 mit dem Knotenpunkt B gekoppelt. Ein zweiter Kondensator
5^ koppelt den Knotenpunkt B mit Masse.
Jn der Fig. 4- ist der zeitliche Verlauf der Taktsignale 0^,,
02, 0yiD und 0pD graphisch dargestellt. Ein Taktgenerator 6O1
der ir. der noch zu beschreibender Figur 5 gezeigt ist, erzeugt die in Fig. 4 dargestellten Taktsignale 0., 0p, 01D
und 02D, welche die CCD-Anordnung nach Fig. Λ und die Schaltung
nach Fig. 3 steuern. - 13 -
Im Betrieb liefert die Bezugsspannungsquelle 30 am Knotenpunkt
A eine Spannung, welche die Source-Zone S während des Einfüllteils des Zyklus in passender Weise vorspannt.
Wie erwähnt, ist der FET 32 zur Anpassung an die elektrisehen
Eigenschaften der Eingangsgatestruktur des CCD-Bauelementes hergestellt und vorgespannt. Somit ist im leitenden
Zustand des FET 32 die an seiner Sourceelektrode
(Knotenpunkt A) erscheinende Spannung gleich 9 Volt (Kanalpotential W1 in Fig. 2). Jedoch bewirken die ohmisch angeschlossenen
Verarmungs-FETs 34- und 36, daß ein Strombetrag
durch den FET 32 gezogen wird, der die Spannung am Knotenpunkt A auf etwa 8 Volt (d.h. W1 minusAW0) senkt, was für
den Einfüllbetrieb ausreicht- Der FET-Spannungsteiler 34,
36 liefert am Knotenpunkt ¥ eine Spannung von +4- Volt.
Zum Zeitpunkt tQ (vgl. Fig. 4-) koppelt der Verarmungs-FET
4-6 in der Schaltung nach Fig. 3 den hohen Pegel des Taktsignals 0pD auf den Knotenpunkt C. Dieser hohe Spannungspegel
wird durch Wechselstromkopplung über den Kondensator 4-2 an die Gateelektrode des FET 38 übertragen und
reicht aus, diesen FET einzuschalten. Wenn der FET 38 leitend
ist, wird die am Knotenpunkt A entwickelte Spannung von +8 Volt zum Knotenpunkt B übertragen, so daß der Kondensator
54- auf +8 Volt aufgeladen wird. Somit wird die Source-Zone zur Ermöglichung eines einwandfreien Einfüllvorgangs
vorgespannt. Außerdem sei erwähnt, daß die erhöhte Spannung am Knotenpunkt C den FET 50 zum Leiten
bringt, bevor sie den FET 38 leitend gemacht hat. Der
Zweck des FET 50 wird weiter unten beschrieben.
Zum Zeitpunkt t^ koppelt der Verarmungs-FET 4-6 einen niedrigen
Pegel des Signals 0pj) zum Knotenpunkt C, wodurch der
FET 50 nichtleitend und der Spannungspegel am Knotenpunkt
E (über den Kondensator 4-2) genügend weit vermindert wird, um den FET 38 nichtleitend zu machen. Hierdurch wird der
Knotenpunkt B vom Knotenpunkt A entkoppelt und "schwiiunt"
auf dem Potential +8 Volt. Unmittelbar n«oh dem Zeitpunkt
- 14 -
\,Λ beginnt, dno Tnkl;sJ p;nnl 0.^ anzusteigen. Wenn 0^ die
Einschalt-Scbwellenspannung des FET 4-8 erreicht (ungefähr
1 Volt), wird der FET 4-8 leitend, und die Spannung am Knotenpunkt D steigt an. Die hintereinandergeschalteten Kondensatoren
52 und 54 wirken als Stoßsignal-Spannungsteiler,
und ihre Kapazitätswerte sind so bemessen, daß am Knotenpunkt B eine Stoßspannung erscheint, die 2/3 öler Spannungsänderung am Knotenpunkt D entspricht. Dieser Spannungsstoß
überlagert sich der am Knotenpunkt B gespeicherten Spannung,
Zum Zeitpunkt t^ hat das Taktsignal 0^ einen Amplitudenausschlag
von +12 Volt gemacht, was bewirkt, daß sich die Spannung am Knotenpunkt D um ungefähr +10 Volt (12 Volt
minus V^1) und die Spannung am Knotenpunkt B um +6,7 Volt
ändert, wodurch die Spannung am Kondensator 54- auf ungefähr+14,7
Volt ansteigt. Diese Spannung übersteigt das Kanalpotential der Barriere W1 genügend weit, um einen
einwandfreien Abgießbetrieb des CCD-Registers trotz der relativ niedrigen Versorgungsspannung Vj,γ. von +12 Volt
sicherzustellen. Außerdem wird zwischen den Zeitpunkten
t^ und t2, wenn das Taktsignal 0^ einen Spannungspegel
erreicht, der um Y^ höher ist als der Spannungspegel am
Knotenpunkt F, der FET 4-0 leitend gemacht, um den Knotenpunkt E auf den am Knotenpunkt F herrschend·τ Spannungspegel
(4- Volt) zu klemmen und längs des Kondensators 4-2 eine Spannung von 4- Volt herzustellen.
Zum Zeitpunkt t7 ist das Taktsignal 0^,-r, niedrig, wodurch
der FET 4-0 nichtleitend und der Knotenpunkt E "schwimmend"
wird.
Zum Zeitpunkt t^ ist das Taktsignal Φρτ\ hoch, was zur Folge
hat, daß der FET 4-6 Strom in den Knotenpunkt C leitet. Da
jedoch das Signal 0. zum Zeitpunkt t^ auch
xioch hohen Pegel hat, ist der FET 4-4- leitend, und die Spannung
am Knotenpunkt C kann nicht ansteigen.
- 15 -
3 3/3799
Zum Zeitpunkt tr fällt der Spannungspegel des Taktsignals
0, unter den Schwellenwert für den FET 44, oo daß dieser
PET nichtleitend wird«, Die Spannung am Knotenpunkt 0 beginnt
infolgedessen anzusteigen. Wenn sie die Einschaltschwelle für den FET 50 erreicht (ungefähr 1 Volt), wird
der FET 50 leitend und sieht die Spannung am Knotenpunkt D herunter zum Massepotential. Die Folge ist eine plötzliche
Spannungsabnahme von -10 Volt am Knotenpunkt D, Diese
Spannungsabnähme wird durch den stoßspannungsteilenden
Effekt der Kondensatoren 52 und 54 an den Knotenpm 1Tt B
als Spannungsstoß von -6,7 Volt übertragen und dort der vorher an dieser Stelle gespeicherten Spannung überlagert»
Dieser Stoß bedeutet das Ende des Abgießteils des Zyklus und vermindert die Spannung am Knotenpunkt B von +1497 Volt
zurück auf den Pegel von +8 Volt, der zum einwandfreien
Füllen der Eingangs-Potentialgrube 14 nach Figo 2 erforderlich
ist» Wach dem Leitendwerden des FET 50 wird die
ansteigende Spannung am Knotenpunkt C über den Kondensator 42 zum Knotenpunkt E gekoppelt, wodurch der FET 58
wieder leitend wird und den Knotenpunkt B auf den Bezugs™
spannungspegel von 8 Volt klemmt, wie er am Knotenpunkt
A der Bezugb,spannungsquelle 50 eingestellt ist«.
Wie bereits erwähnt, werden die in Fig. 4 dargestellten
Taktsignale 0^, 0^, 0^ und 02D von einer Taktgeneratorschaltung
erzeugt, die in Fig» 5 gezeigt und insgesamt mit 60 bezeichnet ist. Die Anordnung nach FigCT r>
enthält ein Flipflop 62, das aus über Kreuz gekoppelten NOR-Gliedern besteht und die Taktsignale 0^-p und 0ρΰ als Antwort
auf ein Taktsignal erzeugt, das dem Flipflop 62 über einen Kondensator 64 und einen Eingangsbegrenzer 66 zugeführt
wird» Die Taktsignale 0^ und 02D werden auf zugeordnete
Eingänge zweier G-egentaktschaltungen 68 und 70 gekoppelt,
deren jede zwei FETs gleichen Leitfähigkeitstyps mit hintereinandergeschalteten Strom]eitungsstrecken aufweist«,
Die Gatelektroden jedes P1ET-Paars in den Schaltungen
68 und 70 werden in komplementärer WeJ se durch die Takt-
— if, -
signale 0.D und 0--^ angesteuert, um an den Verbindungspunkten zwischen den PETs jedes Paars die komplementärphasigen
Taktsignale 0. und 0~ zu erzeugen. Die Gegentaktschaltungen
68 und 70 erhalten ihre Betriebsenergie aus
einer 8-Volt-Versorgungsspannungsquelle. De ' Gleichstrompegel
des Eingangssignals am Begrenzer 66 relativ zur Schaltschwelle des Begrenzers bestimmt das Tastverhältnis
für die Taktsignale und wird durch einen Phasenvergleicher
72 abhängig von dem mittleren Gleichstromwert der Taktsignale 0^ und 02 über eine Gegenkopplung geregelt, um ein
Tastverhältnis von ^0% für die Taktsignale 0. und 0^ einzustellen.
Der beschriebene Impulsgenerator für die Source-Diffusionszone
eines CCD-Registers erzeugt für den Einfüll- und Abgießbetrieb Impulse, deren Amplitude eine einwandfreie Eingabe
von Signalen in das Register sicherstellen, und zwar trotz verminderter Betriebsspannungspegel und trotz irgendwelcher
Prozeßschwankungen, welche die Höhe der Potentialbarrieren
im Eingangsbereich des CCD-Substrats beeinflussen
Die Erfindung wurde vorstehend in Verbindung mit einem CCD-Bauelement
beschrieben, das einen η-leitenden verdeckten Kanal und ein p-leitendes Substrat aufweist. Die Erfindung
ist jedoch auch in Verbindung mit anderen Leitfähigkeitstypen anwendbar, und der beschriebene Impulsgenerator kann
auch für andere CCD-Strukturen wie z.B. für Bauelemente mit Oberflächenkanal verwendet werden. In der Praxis ist
vorzugsweise die beschriebene Generatorschaltung auf demselben integrierten Schaltungsplättchen gebildet wie das
CCD-Register, sie kann jedoch auch als gesonderte integrier te Schaltung ausgeführt oder unter Verwendung diskreter
Schaltungselemente gebildet sein.
Claims (7)
- Patentansprüche.) Anordnung zur Signal eingabe in ein ladungsgekoppelt? ; Bauelement, welches ein Halbleitersubstrat, eine i-ourceelektrode, eine mit der Sourceelektrode verbundene10 Source-Zone im Substrat, eine gegenüber dem Substratisolierte Speicherelektrode, einen im Substrat unter der Speicherelektrode befindlichen Potentialgrubenbereich. und eine gegenüber dem Substrat isolierte und zwischen der Speicherelektrode und der Sourceelektrode be-15 findliche Gateelektrode enthält, mit einer Einrichtungzum Koppeln einer ersten Bezufrsspnnnunc· an die G ate el ektrode, einer Einrichtung zum Koppeln einer zweiten Bezugsspannung an die Speicherelektrode, einer mit der Gate- oder der Speicherelektrode gekoppelte Signalaue]Ie20 und mib einer 1 mpul .squello v.uv Hciuf .",oh] .-igung dor*ooufceelektrode mit einem J nipu 1 r.;:; i.g-3TSCHECK MUNCIItN NR.11ANKM)MlO 1IYi1IIIIANK MUN' IHM Uli !- VnMKIc. GOftOV.V/ 17» SWIIT HVI'O [Jt MM3323739nal, das während einer ersten Zeitspanne einen ersten Spannungspegel hat, um eine Ladungsübertragung aus der Source-Zone zum Füllen des Potentialgrubenbereichs zu bewirken, und das während einer zweiten Zeitspanne ei-η en zweiten Spannungspegel hat, um eine Ladungsübertragung aus dem Potentialgrubenbereich in die Source-Zone zu bewirken, derart, daß im Potentialgrubenbereich eine Ladungsmenge gespeichert bleibt, die von der Potentialdifferenz zwischen der Gateelektrode und der Speicherelektrode abhängt, dadurch gekennzeichnet, daß die Impulsquelle (18) folgendes aufweist:ein erstes kapazitives Element (5*0, das mit der Sourc elektrode (20) gekoppelt ist;einen ersten Schaltungsteil (30, 38) zum Einstellen des ersten Spannungspegels längs des ersten kapazitiven Elementes während der ersten Zeitspanne;ein zweites kapazitives Element (52), das mit dem ersten kapazitiven Element gekoppelt ist; eiiion zweiten Schaltungsteil (48, 50), der eine Einrichtung zur derartigen Änderung der Ladung des zweiten kapazitiven Elementes am Beginn der zweiten Zeitspanne enthält, daß Ladung zwischen dem ersten und zweiten kapazitiven Element übertragen wird und dadurch der längs des ersten kapazitiven Elementes entwickelte Spannungspegel vom ersten auf den zweiten Spannungspegel geändert wird.
- 2. Anordii-^ng nach Anspruch 1, dadurch gekennzeichnet, daß dex1 zwe.. .«i Schaltungsteil (4-8, 50) eine Einrichtung zur derartigen Änderung der Ladung des zweiten kapazitiven Elementes am Ende der zweiten Zeitspanne enthält, daß Ladung zwischen dem ersten und dem zweiten kapazitiven Element übertragen wird und dadurch der längs des ersten kapazitiven Elementes entwickelte Spannungspegel vom zw^j.tea Spannungspegel auf den ersten Spannungspegel geändert wird.
- 3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß der ersten Schaltungsteil folgendes enthält: eine Spannungsquelle (30) zur Erzeugung des ersten Spannungspegels an einem Ausgang; ein erstes Schaltelement (38) mit einer ersten Stromleitungsstrecke zwischen dem Ausgang der Spannungsquelle und der Source-Elektrode und mit einem ersten Steuereingang (E) zum Steuern der Leitfähigkeit der ersten Stromleitungsstrecke; eine Einrichtung (42) zum Koppeln eines ersten Steuersignals (0pn) auf den ersten Steuereingang zur Leitendmachung der ersten Stromleitungsstrecke während der ersten Zeitspanne;daß die Einrichtung zum Ändern der Ladung des zweiten kapazitiven Elementes am Beginn der zweiten Zeitspanne folgendes enthält: ein zweites Schaltelement(48) mit einer zweiten Stromleitungsstrecke zwischen einer Quelle einer dritten Bezugsspannung (V^p) und dem zweiten kapazitiven Element (52) und mit einem zweiten. Steuereingang (Gateelektrode von 48) zum Steuern der Leitfähigkeit der zweiten Stromleitungsstrecke; eine Einrichtung zum Koppeln eines zweiten Steuersignals (0^D) auf den zweiten Steuereingang zur Leitendmachung der zweiten Stromleitungsstrecke am Beginn der zweiten Zeitspanne;daß die Einrichtung zum Ändern der Ladung des zweiten kapazitiven Elementes am Ende der zweiten Zeitspanne folgendes enthalt: ein drittes Schaltelement (50) mit einer dritten Stromleitungsstrecke zwischen einer Quelle einer vierten Bezugsspannung (Masse) und dem zweiten ka-JO pazitiven Element und mit einem dritten Steuereingangzum Steuern der Leitfähigkeit der dritten Stromleitungsstrecke; eine Einrichtung (42) zum Koppeln eines dritten Steuersignal.?, auf den dritten St euer eingang zur Lextendmachung der dritten Stromleitungsstrecke am Ende der zweiten Zeitspanne.
- 4. Anordnung nach Anspruch % gekennzeichnet durch eineEinrichtung (4-6, 4-H), die das erste, das zweite und dos dritte Steuersignal in dieser Reihenfolge aufgrund von Taktimpulsen erzeugt.r>
- 5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Einrichtung (4-6, 4-8) zur Erzeugung des ersten, des zweiten und des dritten Steuersignals eine Einrichtung enthält, um das erste und das dritte Steuersignal an einem Schaltungsknoten zu erzeugen, und eine mit diesem Schaltungsknoten gekoppelte Einrichtung, welche die Kopplung des ersten Steuersignals auf das erste Schaltelement bis nach der Kopplung des dritten Steuersignals auf das dritte Schaltelement verzögert.
- 6. Anordnm >· nach Anbruch 5i dadurch gekennzeichnet,daß die zweite und die dritte Stromleitungsstrecke (4-8 un. 30) in leihe zueinander zwischen die dritte Bezugsspannungsquelle (V-Q1)) und die vierte Bezugsspannungsquelle (Masse) geschaltet sind;daß das erste und das zweite kapazitive Element (52 und 54-) in Reihe zueinander zwischen den Verbindungspunkt der ersten und der zweiten Stromleitungsstrecke und dievierte Bezugsspannungsquelle geschaltet sind; daß die Sourceelektrode (20) mit dem Verbindungspunkt(B) des ersten und zweiten kapazitiven Elementes verbunden ist.
- 7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß der zweite Spannungspegel einen Betrag hat, der größer ist als die dritte Bezugsspannung.■!. Anordnung nach Anspruch 7, dadurch gekennzeichnet, daß das ladungsgekoppelte Bauelement ein Element mit n-leitendem Kanal ist;daß das erste, das zweite und das dritte Schaltelement Elemente mit η-leitendem Kanal sind; daß die dritte Bezugsspannung eine positive Spannung is'Λ 9. Anordnung nach Anspruch 3, dadurch gekennzeichnet,daß die Spannungsquelle (30) einen ersten MOS-FeIdeffekttransistor (32) vom Verarmungst.yp enthält, der eine an die erste Bezugsspannung (V-I) angeschlossene Gateelektrode hat und eine erste und zweite Elektrode aufweist, die eine Stromleitungsstrecke zwischen der dritten Bezugsspannungsquelle (V^-q) und der Sourceelektrode bilden, und daß dieser erste Feldeffekttransistor als Sourcefolger geschaltet ist und einen So^wel-Ί0 lenwert zur Leitendmachung hat, der dem Potential imSubstratbereich unter der Gateelektrode im wesentlichen angepaßt ist;daß zwischen die mit der Sourceelektrode des ersten Feldeffekttransistors gekoppelte zweite Elektrode dieses Transistors und die vierte Bezugsspannungsquelle (Masse) die Stromleitungsstrecke eines zweiten MOS-Feldeffekttransistors (34) vom Verarmungstyp geschaltet ist und daß der Ausgang der Spannungsquelle am Verbindungspunkt (A) des ersten und des zweiten FeIdeffekttransistors (J2 und 37O vorgesehen ist.
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| 8110 | Request for examination paragraph 44 | ||
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