KR910001376B1 - Ccd 입력소오스 펄스 발생회로 - Google Patents

Ccd 입력소오스 펄스 발생회로 Download PDF

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KR910001376B1 KR1019830002930A KR830002930A KR910001376B1 KR 910001376 B1 KR910001376 B1 KR 910001376B1 KR 1019830002930 A KR1019830002930 A KR 1019830002930A KR 830002930 A KR830002930 A KR 830002930A KR 910001376 B1 KR910001376 B1 KR 910001376B1
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Abstract

내용 없음.

Description

CCD 입력 소오스 펄스 발생회로
제1도는 종래 CCD 입력회로의 단면도.
제2도는 제1도의 동작에 대한 기판 전위의 그래프 도면.
제3도는 본 발명의 원리에 따라 구성된 펄스 발생회로의 개요도.
제4도는 제1도 및 제3도의 회로를 동작시키기 위해 사용된 클럭신호 파형.
제5도는 제4도의 클럭신호 발생회로.
*도면의 주요부분에 대한 부호의 설명
10 : 기판 11 : 산화층
12 : 채널 16 : 분압기
18 : 펄스 발생기 20 : 소오스전극
본 발명은 전하결합소자(CCD) 입력회로에 관한 것이며, 특히 '필' 및 '스필'형태를 갖는 입력회로에 관한것이다.
CCD 레지스터내에 전화신호를 삽입시키기 위한 '필' 및 '스필' 모드동작에 대해서는 월터 에프 코소너키에 의해 1976년 10월12일에 공표된 미합중국 특허훤 제3, 986, 198호에 언급되어 있다. 사이클의 '필' 동작동안 응펄스는 소오스영역에 인가되어 전하를 전위벽영역으로 삽입시킨다. 이때, 사이클의 '스필' 동작동안, 소오스영역을 드레인으로 동작시키기 위해 양펄스를 소오스영역에 인가시키므로써 전위벽은 부분적으로 비어 있게 된다. 입력신호전위는 전위벽이 형성된 저장전극과, 저장전극과 소오스영역 사이의 게이트전극 사이에 형성된다. 사이클의 스플동작후 전위벽에 남아있는 전하는 신호진폭의 함수이다.
CCD 레지스터와 낮은 동작전압에서 이들 회로를 동작시키므로써 수반되는 보조회로의 전력소모를 감소시키는 것이 바람직하다. 그러나 낮은 동작전압레벨은, 소오스영역에 스필동작동안 전하가 소오스영역으로 되돌아오는 게이트전극하의 기판영역을 통해 흐르도록, 충분한 크기의 전압을 가진 펄스를 공급할 수 있다. 다행히 그 채널전위는 디바이스 제조동안 발생하는 많은 처리파라미터내의 변화에 의해 정확하게 규정되지 않는다.
그러므로, 낮은 동작전압 조건하에서도 적절한 동작을 하도록 하기 위해 CCD 레지스터용 소오스영역 펄스 발생기를 공급하는 것이 바람직하다.
본 발명은 소오스영역으로부터 전하를 이동시켜 제1시간간격동안 전위벽영역을 채우기에 충분한 제1전압레벨과, 전위벽으로부터의 전하의 전달을 소오스영역으로 야기시키기에 충분한 제2전압레벨을 CCD의 소오스전극에 공급하며 제2시간주기동안 게이트 및 저장전극 사이의 상대적인 전위차에 의존하는 많은 양의 전하를 전위벽영역내에 저장시키는 펄스원에 관한 것이다.
특히, 본 발명의 특성에 따르면, 제1 용량성 소자는 소오스전극에 연결되며 제1 시간간격동안 제1 용량성소자에 나타나는 제1전압레벨을 설정하기 위해 수단이 공급된다. 제2 용량성 소자는 제1용량성 소자에 연결되며, 제1 및 제2용량성 소자 사이에 전하를 전달시키기 위해 제2시간주기의 초기에 제2 용량성 소자의 전하를 변화시키기 위한 수단이 공급되어 제1전압레벨로부터 제1용량성 소자 양단에 발생한 전압레벨을 제2전압레벨로 변화시킨다. 용량성 전달때문에 제2전압은 펄스 발생기의 공급전압보다 더 높게 된다.
제1도는 '필"스필' 모드동작을 사용하는 CCD 레지스터를 나타낸다. 이는 입력소오스영역(S)을 갖는 P형실리콘기판(10) -입력모오스영역은 기판과 반대 전도형태로 확산되어 있다-과 산화충(11)위에 형성된(G1),(G3)과 같은 제1다결정전극과, 산화층(11)위에 형성된(G0),(G2),(G4)와 같은 제2다결정전극등을 구비하고 있다, p형 이온 이식제(I)는 전극(G1)(G3) 아래의 채널(12)내에 형성되며 인접전극 사이에 dc 오프셋을 형성하여 이들 인접전극 아래에 있는 기판영역내에 비대칭 전위벽을 얻는다. 이에 따라 2개의 위상클럭신호가 인가되었을때, 단방향으로 전하가 전파된다.
전극(G0)는 일정한 높은 dc 전압(VDD)(즉 +12Volts)에 고정되어있으며 남은 전극에 대해 벽 제한 방법으로 소오스영역(5)을 확장시키도록 작용한다. DC 전압(V2)(즉 +8Volts)는 저장전극(G2)에 인가되어 제2도에서 처럼 저장전극(G2) 아래에 채널전위(W2)를 갖는 전위벽을 형성한다. DC 전압(V1)(즉 +3Volts)는 게이트전극(G1)에 인가되어 W1의 채널전위를 갖는 얇은 전위벽(게이트)을 형성한다. 클럭신호(φ1)는전극 G4에 인가된다. 분압기(16)에 의해 생성된 클럭신호(제1)의 전압 분할 버션은 전극(G3)에 인가되어 전극(G3) 아래에(W3)에 따라 변하는 채널전위(W3)를 갖는 얇은 전위벽을 형성한다. 신호성분(VIN)은 전극(G1)(G2) 사이에 인가된다. (즉, 전극(G1)에서 캐패시터를 통해 전압(V1)에 신호성분을 첨가시키므로써) .
'필' 동작동안, 소오스전극(20)은 발생기(18)로부터의 음펄스를 영역(S)에 연결하며 영역(S)이 전하캐리어의 전원으로서 동작하도록 한다. 제2a도에서 처럼 전자는 전극(G1) 아래의 전위장벽(W1) 이상을 통과하며 영역(5)에 인가된 전위가 채널전위(W1-ΔWF)를 생성할때 저장전극(G2) 아래의 전위벽(14)을 가득 채운다. 상대적으로 얇은 전위장벽(W3)은 임의의 전하신호가 CCD 레지스터를 통해 흐르지 못하도록 한다. 본예에 있어서, 전극(G1),(G3) 아래의 이온 이식제(I)는 거의 -6Volts의 임계전압을 형성한다. 만일 V1이 +3Volts와 같다면, 장벽(W1)의 채널전위는 거의 9Volts가 된다. 필링동작을 적절히 하기 위해 영역(S)에 장벽(W1)의 채널전위(즉, 8Volts)에 대해 음의 1Volts(△WF)의 펄스를 공급한다. -10Volts의 임계전압은 이온 이식제없이도 전극(G0)(G2)(G4) 아래에서 설정된다. 만일(V2)가 +8Volts이라면, 전극(G2) 아래에서 형성된 장벽(W2)의 채널전위는 +18Vo1ts가 된다.
제2b도에서 처럼, 스필동작을 하기 위해서 양(ΔWS)(거의 1볼트)에 의해 장벽(W1)의 채널전위에 대해 양의 펄스가 공급된 영역(S)은 드레인으로 작용하여 과잉 전하캐리어를 이동시키고 전위벽(14)내에는 신호(VIN)에 대응하는 성분을 포함하는 많은 양의 전하가 남게 한다. 스필동작이 완성된 후에 전극(G3)에 인가된 크기가 감소된 Φ1, 신호는 VIN만에 대응되는 전하성분을 걷어낸다.(Skim off)이 성분은 순차적으로(Φ1),(Φ2) 클럭신호에 의해 CCD 채널을 통해 전파된다. 1979년 6월12일 피터 에이 레빈에 의해 출원된 미합중국 특허원 제4, 158,209호에는 '스키밍' 동작에 대해 더 자세하게 언급되어 있다. 상술한 동작에 있어서, 과잉전하캐리어(전자)가 벽(14)으로부터 장벽(W1)을 넘어 통과할 수 있도록 입력 확산영역(S)은 W1보다 더 큰 ΔWS의 채널전위를 설정한다는 점이 중요하다.
그러나, 낮은 동작전압레벨을 갖는 CCD 회로가 동작될때, W1+△WS에 대응되는 소오스(S)에 요구되는 전압레벨을 가용 공급전압레벨을 초과하게 될 것이다.
본 발명의 펄스회로(18)로 사용하기에 적합한 CCD의 소오스전극용 펄스 발생회로에 관한 것이며 이 펄스회로(18)는 낮은 공급전압 조건하에서 스필동작을 적절히 하기 위한 장비를 구비하고 있다. 이와같은 것은 특별한 문제일 것이다. 왜냐하면 상술된 것처럼 W1을 포함하는 CCD의 전극하에서 형성된 채널전위가 디바이스 제조동안 결정된 요인을 처리하는데 기인하여 세밀히 언급되지 않기 때문이다.
본 발명에 대한 구체적인 구성은 제3도에 나타나 있다. 제3도의 구성에 있어서, N-채널 전계효과 트랜지스터가 사용된다. 동작 공급전압원(VDD)(즉 12Vo1ts)와 접지점 사이에 직렬로 연결된 도체선로를 갖는 3개의 공급층 모드 MOS FETS(32)(34)(36)을 구비하는 전압기준원(30)을 포함한다. FET(32)는 제1도의 CCD의 입력전극 구조와 매칭된 전기적 특성을 갖도록 구성된다. FET(32)는 3개의 게이트전극을 포함하는데 그것과 2개의 드레인전극에 연결되며 3번째 전극(중간전극)은 V1바이어스전압을 수신한다. FETS(34) (36)의 게이트전극은 각 드레인전극에 연결된다.
FET(38)의 도선은 FET(34)의 드레인과 FET(32)의 전원과의 접합점에 존재하는 마디(A)를 제1도에서처럼 CCD의 전원전극에 연결된 직류가 존재하는 마디(B)에 연결한다. FET(40)는 FET(34)(36)의 도선과 FET(38)의 게이트전RMR 사이의 접합점에서 마디(F)에 연결된 도선을 갖는다.(Φ11D) 클럭신호는 FET(40)의 게이트에 인가된다. FET(38)의 게이트는 캐패시터(42)를 통해 마디(C)에 연결된다. FET(44)는 마디(C)와 접지점 사이에 연결된 도선과(Φ1) 클럭신호를 수신하기 위해 연결된 게이트전극을 갖는다. 공핍층모드 FET(46)의 게이트전극과 마디(C)에 연결된 도선의 한 선단과(Φ2D) 클럭신호를 수신하기 위해 연결된 도선의 다른 선단을 갖는다. FETS(48)(50)은 동작전위원(VDD)과 접지점 사이에 직렬로 연결된 도선을 갖는다. FET(50)의 게이트전극은 마디(C)에 연결되어 있으며 FET(48)의 게이트전극은(Φ1D) 클럭신호를 수신하기 위해 연결된다.
FET(48)(50)의 도선 사이의 접합점에서, 마디(D)는 제1캐패시티(52)를 통해 마디(B)에 연결된다. 제2캐패시터(54)는 마디(B)를 접지점에 연결시킨다.
제4도는 클럭신호(Φ1),(Φ2),(Φ1D),(Φ2D)의 그래프적 표현이다. 후에 설명될 제5도에서의 클럭발생기(60)는 제1도의 CCD와 제3도의 회로를 동작시키는 제4도의(Φ1), (Φ2), (Φ1D), (Φ2D) 클럭신호를 발생한다.
동작에 있어서, 전압기준원(30)은 사이클의 '필' 동작동안 마디(A)에 소오스영역(S)을 적당히 바이어스시키는 전압을 공급한다. 상술된 바와같이 FET(32)는 CCD의 입력게이트 구조의 전기적 특성과 매칭되도록 바이어스되고 제조된다. 그러므로, 전도상태에서, 전원전극(마디 A)에서 설정된 전압은 9Volts(제2도의 W1의 전위)이다. 그러나 공핍층 FET(34)(36) 사이의 저항은 많은 전류가 FET(32)를 통해 흐르도록 한다. 따라서 마디(A)에서의 전압은 8Volts로 낮게 되며 이는 필동작을 하기에 충분하다. FET 분압기(34) (36)은 마디(F)에서 +4Volts를 설정한다.
제3도 및 제4도에 대해서 시간 t0에서 공핍층 모드 FET(46)은(Φ2D)신호의 하이레벨을 마디(C)에 연결된다. 이 하이레벨전압은 캐패시터(42)를 거쳐 FET(38)의 게이트위에 연결되며 FET(38)를 온 시키기에 충분하다. FET(38)가 도통될때, 마디(A)에서 발생한 +8Volts는 마디(B)에 연결되며 캐패시터(54)는 +8Volts로 충전된다. 그러므로 소오스영역은 적당한 필동작을 따라 바이어스된다. 따라서, 마디(C)에서 증가된 전압이 FET(38)를 도통시키기 전에 FET(50)가 도통되는 것에 주지해야 한다. FET(50)의 목적은 후에 설명될 것이다.
시간 t1에서 공핍층 모드 FET(46)은 낮은 레벨(Φ2D) 신호를 FET(50)를 불통시키는 마디(C)에 연결되며 FET(38)가 불통되기에 충분하보록 마디 E(캐패시터 42를 거쳐)에서 전압레벨이 낮게 된다. 그러므로 마디(B)는 마디(A)로부터 분리되고 +8Volts에서 표동된다. 시간 t1이 지난후 즉시, (Φ1D) 클럭신호는 증가하기 시작한다. (Φ1D)가 FET(48)의 임계전압(1Volts)에 도달될때, FET(48)는 도통되고 마디(D)에서의 전압은 증가한다. 직렬로 연결된 캐패시터(52)(54)는 과도신호 분압기로서 동작하고 마디(B)에 저장된 전압과 합해지는 마디(D)에서의 2-3 전압 변화에 대응되는 과도전압을 마디(D)에 공급하기 위한 선택된 값의 캐패시턴스를 갖는다.
시간 t2에서(Φ1D)클럭신호 +12Vo1ts의 진폭 증가가 발생하여 마디(D)를 +10Vo1ts(VT보다 12Vo1ts 낮다)로 변화시키며 마디(B)에서 +6.7Vo1ts의 변화가 발생하도록 하며 캐패시터(54) 양단의 전압을 +14.7Volts로 증가시킨다. 이와같은 전압은 +12Vo1ts의 낮은 공급전압(VDD)에도 불구하고 CCD 레지스터의 스필동작을 적절히 하도록 하기 위해 장벽(W1)의 채널전위보다 충분히 더 크게 된다. 시간 t2및 t@(Φ1D) 사이에서, 클럭신호가 마디(F)에서의 전압레벨 이상의 전압레벨(V.)에 도달될때 FET(40)가 도통되어 마디(E)를 마디(F)에서의 전압레벨로 클램프시키며 캐패시터(42) 양단의 전압을 4Vo1ts로 설정한다.
시간 t3에서, (Φ1D)클럭신호는 낮으며 이는 FET(40)를 불통시켜 마디(E)는 표동하게 된다.
시간 t4에서, (Φ2D)클럭신호는 높게되며, 이는 FEF(46)를 도통시켜 단자(C)내에 전류가 흐르도록 한다. 그러나 ø1신호가 t4에서 아직 높기 때문에 FET(44)는 도통되며 마디(C)에서의 전압은 증가되지 않는다.
시간 t5에서 Φ1클럭신호의 전압레벨은 FET(44)의 임계전압 이하로 떨어져 이 FET를 불통시킨다. 결과적으로, 마디(C)에서의 전압은 증가하기 시작한다. 그것이 FET(50)의 임계전압(1Volts)에 도달될 때, FET(50)은 도통되며 마디(D)에서의 전압을 접지전압으로 하강시킨다. 따라서 마디(D)에서는 -10Volts의 급작스런 전압강하가 일어난다. 이와같은 강하는 캐패시터(52),(54)의 과도 분압효과에 의해 마디(B)에 저장된 전압에 합해져 마디(B)에 -6.7volt 과도로서 인가된다. 이와같은 과도현상은 사이클의 스필부분의 선단을 나타내며 마디(B)에서 +14.7Volts에서 제2의 입력전위벽(14)의 필링을 적절히 하기위해 요구된 +8Volt 레벨로 감소시킨다. FET(50)가 도통된후, 마디(C)에서의 증가된 전압은 캐패시터(42)를 거쳐 마디(E)에 연결되며 FET(38)를 다시 도통시키며 마디(B)를 마디(A)에서 설정된 기준전압원(30)의 8volt의 기준전압레벨로 클램프시킨다.
상술한 바와같이, 제4도에서 나타낸(Φ1), (Φ2), (Φ1D), (Φ2D) 클럭신호는 제5도에서 나타낸 클럭발생회로(60)에 의해 발생된다. 제5도의 구성은 캐패시터(64)를 통해 플립플롭(62)에 연결된 클럭신호에 응답하여(Φ1D) 및(Φ2D)클럭신호를 발생하는 상호 교차 연결된 NOR 게이트 플립플롭(62)과 입력 리미터(66)를 포함한다. (Φ1D) 및 (Φ2D) 클럭신호는 한쌍의 푸시풀회로(68) (70) 입력에 각각 연결되며 각 입력은 직렬로 연결된 도선을 갖는 동일 전도형태를 갖는 두개의 FET를 구비한다. FET(68) (70)의 게이트는 FET 사이의 접합점에 상보적으로 조정된 클럭신호(ø1) 및(ø2)를 발생시키기 위한 (ø1D) 및 (ø2D)클럭신호에 응답하여 상보방법으로 구동된다. 푸시풀회로(68) (70)은 8volt 공급전압원에 의해 동작된다. 스위칭 임계에 대한 리미터(66)에서 입력의 DC 레벨을 클럭신호에 대한 듀티 사이클을 결정하며, (Φ1) 및 (Φ2)클럭신호에 대한 50% 듀티 사이클을 설정하기 위해 (Φ1) 및 (Φ2)클럭신호의 평균 DC 값에 응답하는 위상 비교기(72)에 의해 부귀환 방법으로 제어된다.
그러므로, 상기에서 언급된 것은 감소된 동작전압레벨에도 불구하고 입력동작을 적절히 하고 CCD 기판의 입력영역내에 전위장벽의 높이에 영향을 주는 변화를 처리하는 진폭을 갖는 '필' 및 '스필' 펄스를 발생하는 CCD 레지스터의 소오스 확산용 펄스 발생기에 관한 것이다.
반면, 본 발명은 Φ-형 기판을 사용하는 N형의 사장된 채널 CCD에 관한 것이다. 다른 전도형태가 사용될 수 있으며, 본 응용의 펄스 발생기는 표면채널형태와 같은 다른 CCD 기판에 사용될 수도 있다. 비록 본 발명의 발생기회로가 CCD 레지스터로서 동일 집적회로위에 제조된다하더라도, 그것은 분리집적회로위에 대신 제조되거나 이산회로 성분을 사용하여 제조될 수 있다.

Claims (9)

  1. 반도체기관(10)과 소오스전극(20)과, 상기 전극에 연결된 기판내의 소오스영역(S)과, 상기 기판과 절연된 저장전극(G0)(G2)(G4)과 상기 저장전극 아래의 기판내에 존재하는 전위벽영역과 상기 기판으로부터 절연되고 저장전극과 소오스전극 사이에 위치하는 게이트전극(G1)(G3)과 제1 기준전압(V1)을 상기 게이트전극에 연결시키기 위한 수단과 제2기준전압(VDD)을 상기 저장전극에 연결시키기 위한 수단과 한개의 게이트 및 저장전극에 연결된 신호원(V'IN)과 상기 소오스전극에 펄스신호를 공급하기 위한 펄스원(18)과 제1시간주기동안 상기 소오스영역으로부터 전하를 이동시키므로써 상기 전위벽 영역을 채우는 제1전압레벨과 기 전위벽영역으로부터 상기 소오스영역으로 전하를 이동시키므로써 게이트와 저장전극 사이의 전위차에 의존하는 전하양을 전위벽영역내로 저장시키는 제2전압레벨을 갖는 펄스신호를 구비하는 전하연결소자(CCD)에 대한 입력구성에 있어서, 상기 소오스전극에 연결된 제1용량성 소자(54)와 제1시간주기동안 제1용량성 소자 양단에 나타나는 제1 전압레벨을 설정하기 위한 제1수단(30),(38)과 상기 제1용량성 소자에 연결된 제2용량성 소자(52)와 상기 제1 및 제2용량성 소자 사이의 전하를 전달시키기 위하여 제2시간주기의 초기에서 제2용량 소자의 전하를 변화시켜, 상기 제1 전압레벨로부터 제1용량성 소자에 발생하는 전압레벨을 상기 제2전압레벨로 변화시키는 수단을 포함하는 제2수단(48)(50)등을 더 구비하는 것을 특징으로 하는 CCD 입력소오스펄스 발생회로.
  2. 제1항에 의한 장치에 있어서, 상기 제2수단(48) (50)은 제1, 제2 용량성 소자 사이의 전하를 이동시키기 위해 제2시간주기의 선단에서 상기 제2 용량성 소자위의 전하를 변화시켜 상기 제2 전압레벨로부터의 제1 용량성 소자에 발생하는 전압레벨을 제1 전압레벨로 변화시키는 수단을 포함하는 것을 특징으로 하는 CCD 입력소오스 펄스 발생회로.
  3. 제2항에 의한 장치에 있어서, 상기 제1수단은 출력에 제1 전압레벨을 동급하는 전압원(30)과 상기전압원의 출력과 소오스전극 사이에 연결된 제1도선 및 상기 제1도선의 전도를 제어하는 제1 제어입력(E)을 갖는 제1 스위칭소자(38)과 제2 제어신호(Φ2D)를 상기 제1 시간주기동안 제1도선을 도통시키는 제1 제어입력에 연결하는 수단(42)등을 포함하며 제2 시간주기의 초기에서 제2 용량성 소자의 전하를 변화시키는 상기 수단은 제3 기준전압(VDD)원과 상기 제2 용량성 소자(52) 사이에 연결된 제2 도선 및 상기 제2 도선의 전도를 제어하는 제2 제어입력(게이트 48)을 갖는 제2 스위칭소자(48)와 제2 제어신호(ΦID)를 상기 제2시간주기의 초기에서 제2도선을 도통시키는 제2 제어입력에 연결시키는 구단등을 포함하여 상기 제2시각주기의 끝에서 상기 제2용량성 소아의 전하를 변화시키는 상기 수단은 제4기준전압(접지점)원과 상기 제2용량성 소자 사이에 연결된 제3도선 띤 상기 제3도선의 도통을 제어하는 제3제어입력을 갖는 제3 스위치소자(58)와 제3 제어신호를 상기 제2 시간주기의 끝에서 상기 제3 도선을 도통시키는 상기 제3 제어입력에 연결시키는 수단(42)등을 포함하는 것을 특징으로 하는 CCD 입력소오스 펄스 발생회로.
  4. 제3항에 의한 장치에 있어서, 클럭펄스에 응답하여 차례로 제1, 제2, 제3 제어신호를 발생하는 수단(46), (48)을 특징으로 하는 CCD 입력소오스 펄스 발생회로.
  5. 제4항에 의한 장치에 있어서, 제1, 제2, 제3 제어신호를 발생하는 상기 수단(46), (48)이 회로 마디에서 제1, 제3 제어신호를 발생하는 수단과 상기 제3 제어신호가 상기 제3 스위칭수단에 연결될때까지 상기 제1 제어신호가 상기 제1 스위칭소자에 연결되는 것을 지연시키는 상기 회로 마디에 연결된 수단등을 구비하는것을 특징으로 하는 CCD 입력소오스 펄스 발생회로.
  6. 제5항에 의한 장치에 있어서, 상기 제2(48), (제3(50) 도선은 상기 제3(VDD), 제4(접지점) 기준전압원 사이에 직렬로 연결되며 상기 제1(52), 제2(54) 용량성 소자는 상기 제1 도선과 제2 도선의 접합점과 상기 제4기준전압원 사이에 직렬로 연결되며, 상기 소오스전극은 상기 제1캐패시터와 제2캐패시터 사이의접합(B)에 연결되는 것을 특징으로 하는 CCD 입력소오스 펄스 발생회로.
  7. 제6항에 의한 장치에 있어서, 상기 제2 전압레벨이 상기 제3 기준전압보다 더 큰 크기를 갖는다는 것을 특징으로 하는 CCD 입력소오스 펄스 발생회로,
  8. 제7항에 의한 장치에 있어서, 상기 CCD 디바이스는 N-채널 디바이스이며, 상기 제1, 제2, 제3 스위칭소자는 N-채널소자이며, 상기 제3 기준전압은 양전압 이라는 것을 특징으로 하는 CCD 입력소오스 펄스발생회로 .
  9. 제3항에 의한 장치에 있어서, 상기 전압원은 상기 제1 기준전압(V1)에 연결된 게이트전극과 상기 제3 기준전압원(VDD)과 상기 소오스전극 사이에 연결된 도선을 규정하고 소오스 폴로우어(드레인 접지증폭기)로서 동작하여 상기 게이트전극 아래의 기판영역내에 전위레벨과 대칭되는 전도임계레벨을 갖는 제1, 제2전극을 갖는 제1 공핍층 모드 MOS FET(32)와 상기 제1공핍층 모드 MOS FET의 제2전극과 상기 제4 기준전압(접지점) 사이에 연결된 도선과 상기 제1,제2공핍층 모드 MOS FET의 접합점(A)에 공급된 전압원의 출력을 갖는 제2공핍층 모드 MOS FET(34)를 구비하는 것을 특징으로 하는 CCD 입력소오스 발생회로.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0728029B2 (ja) * 1987-05-21 1995-03-29 株式会社東芝 電荷転送素子
JPH0821712B2 (ja) * 1990-06-12 1996-03-04 株式会社東芝 電荷転送素子の入力バイアス回路
JP3069373B2 (ja) * 1990-11-28 2000-07-24 株式会社日立製作所 固体撮像装置の駆動方法
JPH05174591A (ja) * 1991-12-25 1993-07-13 Sharp Corp チャージポンプ回路
JP3758285B2 (ja) * 1997-03-17 2006-03-22 ソニー株式会社 遅延回路およびそれを用いた発振回路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3648181A (en) * 1970-10-22 1972-03-07 Spacetac Inc Pulse generating circuit for producing pulses of amplitude which is a multiple of the amplitude of the source voltage
US3801826A (en) * 1972-05-12 1974-04-02 Teletype Corp Input for shift registers
US3986198A (en) * 1973-06-13 1976-10-12 Rca Corporation Introducing signal at low noise level to charge-coupled circuit
DE2430947C2 (de) * 1974-06-27 1984-10-25 Siemens AG, 1000 Berlin und 8000 München Halbleiterspeichereinheit
JPS51122721A (en) * 1975-04-21 1976-10-27 Hitachi Ltd Boosting circuit
US4048525A (en) * 1975-09-02 1977-09-13 General Electric Company Output circuit for charge transfer transversal filter
US4194133A (en) * 1975-09-05 1980-03-18 U.S. Philips Corporation Charge coupled circuit arrangements and devices having controlled punch-through charge introduction
US4035667A (en) * 1975-12-02 1977-07-12 International Business Machines Corporation Input circuit for inserting charge packets into a charge-transfer-device
GB1562774A (en) * 1976-03-26 1980-03-19 Ibm Circuits for generating sequences of signals
US4191896A (en) * 1976-07-26 1980-03-04 Rca Corporation Low noise CCD input circuit
US4158209A (en) * 1977-08-02 1979-06-12 Rca Corporation CCD comb filters
US4165541A (en) * 1977-12-12 1979-08-21 Fairchild Camera And Instrument Corporation Serial-parallel-serial charge-coupled device memory having interlacing and ripple clocking of the parallel shift registers
US4165537A (en) * 1978-08-16 1979-08-21 General Electric Company Analog charge transfer apparatus
DE3072118D1 (en) * 1979-12-26 1988-09-22 Toshiba Kk A driver circuit for charge coupled device

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