KR950001084B1 - 직접 논리 회로 - Google Patents

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헤르만 빌렘 살터스 뢰로프
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요셉 마리아 쿠멘 요하네스
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엔.브이.필립스 글로아이람펜파브리켄
이반 밀러 레르너
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Abstract

내용없음.

Description

직접 논리 회로
제1도는 데이타 출력을 방전시킬 때의 본 발명에 따르는 직접 회로의 등가회로도.
제2a도 내지 2d도는 시간-전압 다이어그램.
제3도는 데이타 출력을 출전시킬 때의 본 발명에 따르는 직접 회로의 등가회로도.
제4도는 전하원에 대한 전압-전류 다이어그램.
제5도는 전하원의 예시적 구조도.
제6도는 전하원의 또 다른 예시적 구조도.
제7도는 전하원의 또 다른 예시적 구조도.
제8도는 양호한 형태의 구동 회로를 갖는 직접 논리 회로도.
* 도면의 주요부분에 대한 부호의 설명
VDDE, VSSE : 외부전압공급단자 VDDI, VSSI : 내부전압공급단자
S1, S3, S5, S6, S7 : 전하원 18, 38 : 활성입력단자
14 : 데이타 출력단자 TL : 출력트랜지스터
T4, T6-D10, T10: 전류경로 VC: 제어전압
본 발명은 제1전압공급단자와 제2전압공급단자 사이에 접속된 출력 회로를 갖는 직접 논리 회로에 관한 것으로, 이 출력회로에서 절연 게이트 출력 전계효과 트랜지스터의 전도성 채널은 데이타 출력 단자를 상기 두 전압공급 단자 중 하나에 연결시키며, 상기 직접 논리 회로는 출력 전계 효과 트랜지스터의 제어 전극에 시간의존제어 전압을 발생시키는 제어회로를 구비한다.
이러한 논리 회로는 1984년 6월 발행된 IBM Technical Disclosure Bulletin 제27권 제1A호 13,14면에 공지되어 있으며, 여기에는 출력 회로가 도시되어 있는데, 출력 전계효과 트랜지스터의 제어 전극에서의 제어 전압은 처음 순간에는 천천히 증가하나, 여분의 전계효과 트랜지스터에 스위칭된 후, 짧은 시간동안 급격히 증가하여 출력 전계효과 트랜지스터를 완전히 전도성이 되도록 만든다.
그러나, 상기 회로는 특히, 제어 전압이 급격하게 증가하는 동안, 너무 높은 유도성 역 전압 피크가 직접 회로상의 전압 공급 단자에 형성될 수도 있다는 문제점이 있다. 그러한 피크는 회로의 정상동작을 심각하게 방해할 것이다. 공지된 회로가 상기 단접을 보완하는 데 그 목적이 있다 하더라도, 데이타 출력에 비교적 큰 캐패시턴스가 걸린다면, 여분의 전계효과 트랜지스터가 스위치 온 될 때 거의 방전되지 않을 것이며, 그래서 고 역 전압 피크가 직접 회로의 접속선에 의해 형성된 인덕턴스 양단에 발생된다. 여분의 전계효과 트랜지스터를 나중에 스위치 온 시키는 것도 가능하지만, 이것은 출력 전압을 보다 더 완만하게 만들기 때문에 더 바람직하지 못하다.
본 발명의 목적은 역 전압 피크의 값이 미리 선택된 값으로 제한될 수 있으며, 데이타 출력에 접속된 캐패시턴스의 값에 무관하며, 출력 회로는 최대 속도로 데이타 출력을 충반전하는 집적 논리 회로를 제공하는 것이다.
이러한 목적을 위하여, 본 발명에 따르는 집적 논리 회로는 적어도 스위치 온 된 후 초기 기간동안, 제어 회로가 시간의 제곱근에 거의 비례하여 변화하는 제어 전압을 발생하는 것을 특징으로 한다.
본 발명은 데이타 출력을 충전 또는 방전해야 하는 출력 전계효과 트랜지스터를 제어하는 초기 기간동안 만큼은 이 출력 전계효과 트랜지스터를 포화상태에 있다는 사실에 그 기초를 두고 있다. 이것은 초기 기간 동안 그것의 주 전류가 전도성 채널 양단의 전압과 독립적이며, 제어 전극에 걸리는 제어 전압과 제곱 관계인 것을 의미한다. 유도성 역 전압 피크의 값이 시간당 전류의 변화에 비례하므로, 최소한 상기 초기 기간 동안 제어전극에 걸리는 제어전압이 거의 제곱근식으로 변하도록 하여 전류가 초기값에 일정하게 증가하도록 하고 이 증가하는 동안 일정한 유도성 역 전압이 원하는 대로 제한되어 나타나게 하면 최적의 효과를 얻게 된다.
전압의 ＂제곱근식＂ 변화는 시간의 n차 제곱근과 일치하며 설명의 편리를 위하여, 이러한 변화 또는 증가는 이후 ＂제곱근식＂ 이라고 할 것이다.
앞에서 기술한 바와 같이, 출력 전계효과 트랜지스터용 제어 전압은 초기 기간동안 비선형적으로 증가한다. 종래 전계효과 트랜지스터에 있어서, 제어 전압은 상기 초기 기간 후, 전도성 채널 양단의 주 전류, 전압과 제어 전극에서의 전압간의 앞서 언급된 관계가 상기 제어 전극에서의 전압이 증각할 때에도 유지되므로 (약 2㎛에서의 채널 길이) 제곱근 곡선을 따라 증가할 수도 있다.
그러나, 부분적으로 개발 및 사용중에 (1 내지 1.2㎛ 또는 그 이하의 채널 길이) 있는 ＂채널길이가 짧은(narrow)＂ 전계효과 트랜지스터에 있어서 초기 기간 후, 제어전압은 시간의 함수로 ＂제곱근식＂으로 증가하지 않고 보다 빨리(예컨대, t3-4이 아니라 t1-2으로) 목표점(시간의 함수로 일정한 전류증가)에 도달할 것이다. 트랜지스터의 기하학적 모양에 따라 제어 전압은 시간의 3-4승에 따라 증가하며, 결국 시간의 선형함수에 따라 일정하게 증가한다. 물론, 시간의 함수로써 제어 전압의 변화는 a) 항상 ＂제곱근＂ 곡선을 따르거나, b) 초기 기간에서만 ＂제곱근식으로＂증가하며 그 다음에는 더 급격하게(또는 선형적으로) 증가하여 상기 제어 전압을 발생시키기 위한 부품에 대한 결과를 갖는다.
상기 마지막 경우는 채널 길이가 짧은 트랜지스터에 대해서만 필요하며, 여기에서 전기장 세기 E는 IV-㎛보다 크다.
전기적 부품의 정확한 비례화(proportioning) 및 선택에 의해 역 전압을 제한하는 것은 가능하며, 그에 대하여 데이타 출력에서 나타나는 캐패시턴스의 값이 부적절하다는 것은 주목해야 한다. 게다가, 출력 트랜지스터의 ＂제곱근식＂ 구동의 상기 방법은 허용된(일정한) 역 전압을 갖는 데이타 출력을 가장 빨리 충전 또는 방전시킬 수 있다.
본 발명에 따르는 집적 논리 회로는 또한, 제어 회로가 제어 전극과 전압 공급 단자 사이에 존재하는 용량성 부하와, 제어 전극과 두 전압 공급 단자 중 한 단자 사이에 연결되는 전하원을 포함하는 것을 특징으로 할 수도 있다.
전하원은 제곱근식 제어 전압을 발생시키기 위해 용량성 부하를 충방전 시킬 수도 있다. 용량성 부하는 출력 전계효과 트랜지스터의 제어 전극의 내부 캐패시턴스만으로 구성될 수도 있지만, 외부 캐패시턴스를 부가하여 용량성 부하의 값이 출력 전계효과 트랜지스터 제조 처리에 덜 의존하게 할 수도 있다. 또한, 전하원이 쉽게 재생할 수 있는 부품들로만 이루어지도록 하는 간단한 방법으로 관련 전하원이 실현되도록 용량성 부하를 선택하는 것도 가능하다.
전하원은 제1 및 제2절연 게이트 전계효과 트랜지스터의 직렬 배열의 전도성 채널을 통하는 전류 경로를 포함할 수도 있으며, 제1전계효과 트랜지스터의 제어 전극과 제2전계효과 트랜지스터의 전동성 채널은 출력 전계효과 트랜지스터의 제어 전극에 접속되고, 제1전계효과 트랜지스터의 전도성 채널은 두 전압 공급 단자 중 하나에 접속되며, 제2전계효과 트랜지스터의 제어 전극은 출력 전계효과 트랜지스터용 활성화 신호를 수신하기 위한 활성화 입력에 접속된다.
소수의 부품을 통하는 위의 전류경로는 활성화 신호 수신후, 전하원에 대하여 최적 전류대 전압 특성에 가장 가까운 특성을 제공할 수 있다. 활성화 신호가 없으면, 컷오프되는 제2전계효과 트랜지스터는 상기 제어 전극의 더 이상의 충반전을 방지한다.
전하원은 제3절연 게이트 전계효과 트랜지스터를 더 포함하며, 그것의 제어 전극은 활성화 입력에 접속되고, 그것의 전도성 채널은 직렬 배열의 제1 및 제2전계효과 트랜지스터와 병렬로 접속된다.
제3전계효과 트랜지스터의 부가는 전하원에 대한 최적 전압-전류 특성을 제공하며, 출력 트랜지스터의 제어 전극이 완전한 공급 전압으로 구동될 수 있다는 장접을 갖는다. 전하원은 서로 다른 스위치 오프 전압을 갖는 다수의 병렬 배열된 전류 경로를 포함할 수도 있다.
이러한 전류 경로로 인해 전하원에 대한 바람직한 전압-전류 특성에 가까운 특성을 얻을 수 있다.
출력 전계효과 트랜지스터가 n형 채널이라면, 용량성 부하는 P-채널 절연 게이트 전계효과 트랜지스터를 포함할 수도 있는데, 이 전계효과 트랜지스터의 주 전극은 두 공급전압 중 양의 전압(+)을 수신하는 공급 당자에 접속되며, 제어 전극은 출력 `전계효과 트랜지스터의 제어 전극에 접속된다.
모든 전하원은 제어 전압이 가장 큰 양의 공급 전압 레벨에 도달할 때 작은 충전 전류를 발생하도록 된다. 이러한 효과는 앞에서 얘기한 P채널 트랜지스터를 사용하면 막을 수 있는데, 그 이유는 개패시터로써 연결되어 있는 이 트랜지스터의 전동성 채널은 공급전압과 제어전압의 차가 문턱전압에 도달하면 없어지고 그 결과 개패시턴스가 상당히 감소하기 때문이다. 그래서, 출력 전계효과 트랜지스터의 제어 전극을 충전시키는 데에 보다 많은 전류를 사용할 수 있고, 전하원에 의해 발생된 충전 전류의 감소가 보상되도록 한다. 이러한 방법은 또한 P채널 출력 전계효과 트랜지스터를 가지고 응용할 수도 있다.
본 발명은 이제 첨부한 도면을 참조로 하여 더욱 상세하게 설명할 것이다.
제1도는 데이타 출력을 방전시킬 때의 본 발명에 따르는 집적 회로의 출력 회로의 등가 회로도로써, 중요한 부품만이 도시되었다. 집적 회로(2)에는 데이타 출력(14)과 유도성 접속선 L1 및 L2를 통하여 제1 및 제2외부 공급전압 단자 VDDE 및 VSSE에 각각 접속되는 제1 및 제2전압 공급 단자 VDDI와 VSSI가 제공된다. 데이타 출력(14)은 용량성 출력부하를 기호화하여 표시한 개패시터 CL1을 통하여 제2외부 공급 전압 단자 VSSE에 접속된다. 출력 회로는 또한 전하원 S1을 통하여 제1전압공급단자 VDDI에 접속되며, 캐패시터 CT1을 통하여 제2전압공급단자 VSSI에 접속되는 내부 접점(16)을 포함한다. 캐패시터 CT1은 접점(16)에 접속된 출력 전계효과 트랜지스터 TL의 제어 전극에서의 용량성 부하를 기호화한 것이며, 그러한 부하는 제어 전극의 내부 캐패시턴스와, 제어 전극과 두 전압 공급 단자 VDDI 및 VSSI간의 캐패시턴스의 합으로 구성된다. 출력 전계효과 트랜지스터 TL의 전도성 채널은 데이타 출력(14)을 제2전압 공급단자 VSSI에 접속시킨다. 전하원 SI은 캐패시터 CLI을 충전시킴으로써 제어 전압 VC를 발생하여, 출력 전계효과 트랜지스터 TL이 도통되고 캐패시터 CLI이 방전되도록 한다. 제어 회로는 전도성 채널을 통하여 접점(16)을 제2전압 공급단자 VSSI에 연결시키며, 활성화 신호를 수신하기 위하여 제어 전극을 활성화 입력(18)에 연결시키는 여분의 트랜지스터 T12은 도통되어, 접점(16)이 저 전압을 얻고 출력 트랜지스터 TL을 컷오프시킨다. 낮은 활성화 신호가 입력(18)에 들어오면 트랜지스터 T12를 포함한다. 입력(18)에 고 활성화 신호가 들어오면 트랜지스터 T12는 커-오프되어 접점(16)은 전하원 S1에 의해 충전되고 출력 트랜지스터 TL은 전도 상태로 바뀐다. 활성화 신호는 또한 활성화 신호가 하이(high)로 될 때 전하원SI을 스위치 오프 시키기 위하여 전하원 SI에도 인가될 수 있으며, 이렇게 하면 전력소비를 줄일 수 있다. 트랜지스터 T12의 전도성은 출력 트랜지스터 TL의 스위치 오프가 너무 갑자기 발생하는 것을 방지하기 위하여 작게 선택하는 것이 바람직하다.
제2a도 내지 2d도는 스위칭 출력 회로의 시간-전압 다이어그램을 도시한 것으로, 제2a도는 제곱근 형태로 증가하는 제어 전압 VC를 나타내며, 제2b도는 제1도에 나타낸 방전 전류 1d를 도시한 것이며, 제2e도는 데이타 출력(14)에서의 전압 Vo를 나타내고, 제2d도는 제1도에서의 접속선 L2양단의 유도성 역 전압 V1을 도시한 것이다.
제2도에서 시간 축상의 원점 to는 전하원 S1이 접점(16)을 충전시키기 시작하는 순간으로 선택되어진다. 접점(16)에서 전압이 제곱근 함수로 증가하면, 출력 전계효과 트랜지스터 TL을 통하는 방전 전류 Id는 트랜지스터 TL이 포화상태에 있고, 그것의 전도성 채널을 통하는 전류 ID는 제어전압 VC와 2차 함수적으로 연관되기 때문에 선형적으로 증가할 것이다.
방전 전류 ID의 선형 증가에 따라, 캐패시터 CL1은 2차 특성에 따라 방전될 것이다. 접속된 L2양단의 역 전압 VL은 방전 전류 Id의 증가속도에 비레하며, 방전 전류 Id가 선형적으로 증가하기 때문에 일정해질 것이다. 방전 전류 Id는 시간, t1에서 이루어지는 최종값으로 증가한다.
t1 이후에는 캐패시터 CL은 일정 전류 Id로 방전되며, 방전전류가 거의 일정하기 때문에 데이타 출력의 전압 Vo는 선형적으로 감소하고 역 전압 VL은 소멸된다. 방전 전류 Id는 캐패시터 CL1가 출력 트랜지스터 TL이 선형 영역에 도달할 정도로 방전될 때까지 일정하게 유지된다. 그 다음, 방전 전류 Id는 거의 지수형 함수(제2a도 내지 2d도에 도시되지 않음)에 따라 감소할 것이다.
이 출력회로는 접속선 L2의 주어진 값과 역전압 VL에 대한 최대값에서 출발하면 캐패시터 CL1을 최대한 빨리 방전시킬 수 있다는 것은 명백할 것이다. 또한 캐패시터 CL1의 값은 역 전압 VL의 값에 아무런 영향을 주지 않는다. 캐패시터 데이타 출력(14)에서의 정압 Vo은 더 느리게 감소하게 된다.
제3도는 데이타 출력(14)을 충전시킬 때의 본 발명에 따르는 집적 회로의 출력 회로의 등가 회로도를 도시한 것으로써 제1도와 동일한 부품은 동일 참조 번호로 표시하였다.
전계효과 트랜지스터 TH의 출력은 제1전압공급단자 VDDI를 데이타 출력(14)에 접속시킨다. 출력 트랜지스터(TH)의 제어 전극과 내부 공급단자 VDDI에 다른 단부가 접속된 전하원은 접점(36)에 접속된다. 도시된 캐패시터 S3은 접점(36)에 접속된다. 도시된 캐패시터 CT와 트랜지스터 T32는 제1도의 트랜지스터 T12 및 캐피시터 CT1와 동일한 기능을 갖는다. 트랜지스터 T32의 제어 전극은 반전된 활성 신호를 수신하는 데이터 입력(38)에 접속된다. 물론 반전된 활성 신호는 전하원 S3의 온오프에도 사용된다. 반전된 활성 신호가 로우(low)이면 활성화 신호는 전하원 S3을 스위치온시켜서 T32가 컷 오프 된다. 제2도의 회로도는 제3의 회로도에도 적용되는데, 이 때 제2d도에 도시된 반전 전압 VL이 접속선 L2대신에 접속선 L1양단의 반전 전압 VH를 나타내며, 출력 전압 Vo가 충전전류 Id의 영향으로 하이에서 로우로 감소하는 대신 로우에서 하이로 증가한다는 것에 유의하여야 한다.
처음 두 도면을 참조하여 설명된 부분들은 제3도에 도시된 회로도에서 적용된다. 하지만, 제3도에서 반전 전압 VH의 형성은 출력 트랜지스터 TH상의 데이타 출력(14)에서 전압 Vo의 부귀환 반응에 의해 반감되는 것도 가능하다. 그러나 이 전압 Vo는 캐패시터 CL1의 값에 좌우되고 부귀환 반응은 CL이 커짐에 따라 약해진다. 출력회로의 캐패시터 CL1의 최대값에 대한 비례화를 규정 범위 내에서 아래로 떨어뜨리는 것이 가능하지만, 데이타 출력(14)에는 실제로 큰 캐패시터 CL가 걸린다는 사실로부터 집적회로를 설계하는 것도 가능하다. 이러한 캐패시터가 걸린다면, 충전전류 Id가 증가하는 동안 부귀환 반응이 너무 약해서 무시할 수 있고, 출력회로의 비례화는 데이타 출력(14)이 제2공급 전압 VSSE와 단락되는 쪽을 지향하는 설계가 되어야 한다.
제4도는 전하원 S에 대해 생길 수 있는 전압-전류 특성도이다.
OPT로 표시된 곡선은 캐패시턴스 CT1 또는 CT3와 조합하여 전하원 S에 대한 최적 전압-전류 곡선을 표시한다. 이 그래프는 다음 식에 의해 계산된다.
1) VL=L(d-dt)Id
여기서, VL은 유도성 반전 전압의 모표값, L은 접속선의 인덕턴스, Id는 출력 전계효과 트랜지스터를 통하는 충전, 방전 전류.
2) IS=CT(d-dt)VC
IS는 전하원 S에 의해 발생된 전류, CT는 접합점(16 또는 36)에서의 요량성 부하, VC는 접합점(16 또는 36)에서의 제어 전압.
3) Id=K(VC-Vt)2
K는 출력 전계효과 트랜지스터의 전도율, Vt는 출력 전계효과 트랜지스터의 문턱전압, 식(3)을 미분하면, 4) (d-dt)Id=2k(VC-Vt)[(d-dt)Vc] 식 1), 2), 4)를 조합하면, 전하원 S에 의해 공급되는 전류 IS는 접합전(16 또는 36)에서의 제어전압의 함수로써 다음식으로 표현된다.
5) IS-[(CT-VL)-2KL]×[1-(VC-Vt)]
이것은 제4도의 최적 곡선 OPT를 나타낸다.
곡선 OPT는 제5도에 도시된 전하원 S5을 사용하여 접근할 수 있다.
제5도에 도시된 전하원 S5은 P채널형의 제1, 2트랜지스터 T4, T6의 도전 채널의 직렬 배열을 포함하는 전류경로를 포함하며, 제2트랜지스터 T6의 도전채널과 제1트랜지스터 T4의 제어 전극은 내부 접합점(16,36)에 접속된다. 제1트랜지스터 T4의 도전 채널은 제1전원 공급 단자 VDDI에 접속되고 제2트랜지스터 T6의 제어 전극은 활성 입력(18,38)에서 활성화 신호를 수신한다. 제2트랜지스터 T6는 스위치로 작용하여 전하원 S5는 출력 트랜지스터가 활성될 때 전류 IS를 발생시킨다. 전하원 S5에 관련된 전류-전압 특성은 곡선 S5으로 제4도에 도시된다. 작은 제어 전압 VC의 값에 대하여 곡선 OPT로의 접근은 양호하지만 전류 IS는 제어 전압 VC의 더 높은 전압값에 대하여 너무 낫다. 제어 전압 VC는 제1전압 공급단자 VDDI의 전압과 제1트랜지스터(T4)의 문턱전압을 뺀 것보다 더 높지 않으며 따라서 출력 전계효과 트랜지스터는 그의 제어 전극에서 제1전압 공급단자 VDDI에서의 전압을 그대로 수신할 수 없다.
제6도에 도시된 전류원 S6은 제어 전극이 활성입력(18 또는 38)에 접속된 P채널의 제3트랜지스터 T8가 전류 경로에 병렬로 접속되는 단점을 경감한다. 전류원 S6에 관련된 전압 전류 특성은 S6에 의한 그래프로 제4도에 도시된다. 제어 전압 VC의 높은 값에 대한 곡선 OPT에의 접근은 훨씬 양호하다. 곡선 OPT에 대한 최상의 접근은 병렬인 전류 경로를 가지는 전하원에 의해 얻어지며, 전류 경로는 다른 스위칭 오프 전압을 가진다.
제6도는 전류원 S6으로부터 시작되는 전류원 S7의 예는 제7도에 도시되며, 전류는 모두 P채널형인 제4트랜지스터 D10(다이오드로 접속), 제5트랜지스터 T10의 도전 채널의 배열을 포함하도록 가산된다. 정방향으로 다이오드로써 접속된 제4트랜지스터 D10의 도전 채널은 제1전압 공급단자에 접속된다. 제5트랜지스터 T10의 제어 전극은 내부 접합점(16 또는 36)에 접속되고 그의 도전 채널은 제1 및 제2트랜지스터 T4,T6 사이의 접합점(10)에 접속된다. 트랜지스터 T4를 포함하는 제1전류 경로는 P채널 트랜지스터의 임계전압의 스위치 오프 전압을 가지며, 반면에 트랜지스터 T10,D10를 포함하는 제2전류 경로는 2개의 문턱 전압의 스위치 오프전압을 가진다. 이 방법에서 전류원 S7는 낮은 제어 전압 VC에 대하여, 제2전류 경로에 의해 여분 전류 IS를 발생시킨다. 제4도의 전압-전류 특성에서 S7로 표시된 곡선은 곡선 OPT에 가장 잘 접근한다. 여기에서 곡선 OPT에 대한 소정의 접근이 얻어지며, 사용되는 전하원 복잡성의 증가가 없다.
제8도는 데이타 출력(14)를 방전하도록 출력 전계효과 트랜지스터(TL)와 전하원 S6를 가진 집적 회로(2)를 도시한다. 구동회로는 내부 접합점(16)에 제어 전극에 의하여 또 제1전압 공급단자 VDDI에 주 전극에 의해 접속된 캐패시터로서 접속된 P채널형의 트랜지스터 T14를 포함한다. 제4도에 도시된 특성을 가지는 전하원 S5,S6,S7는 제어 전압 VC가 제1전압 공급단자 VDDI의 전압에 접근할 때 전류 IS를 너무 낮게 발생한다. 이 불필요한 효과는 제어 전압 VC가 제1전압 공급단자 VDDI에서의 전압보다 낮은 임계 전압보다 높아질 때 캐패시턴스가 강하게 감소하므로 트랜지스터(T14)에 의해 보상된다. 그래서 접점(16)에서의 ＂제곱근식＂ 충전은 낮은 IS 전류에도 불구하고 실현되기 때문에 접점(16)에서의 용량성 부하는 감소한다.
본 발명은 전하원 S에 있는 트랜지스터들과 캐패시터로써 접속되어 있는 트랜지스터 T14가 N형이고, 제2전압공급단자 VSSI에 연결되어 있는 경우에도 P채널 출력 전계효과 트랜지스터에 적용할 수 있다. 이 경우에 트랜지스터 T12 또는 T32는 P형이어야 하며 접점(16 또는 36)을 제1전압 공급단자 VDDI에 연결시키도록 하여야 한다. 이런 점에서 볼 때 출력회로는 출력 전계효과 트랜지스터로써 P형이나 N형을 구비해도 되고, CMOS회로의 경우처럼 이 두가지 P형, N형이 조합된 트랜지스터를 구비해도 된다.

Claims (9)

  1. 공급 전압을 수신하기 위한 제1 및 제2전압공급단자(VDDI,VSSI)와, 적어도 하나의 데이타 출력단자(14)와, 절연 게이트 출력 전계효과 트랜지스터(TL)의 전도성 채널이 상기 데이타 출력단자를 상기 두 전압공급단자 중 하나에 접속시키는 출력 회로(2)를 구비하며, 상기 출력 회로는 전계효과 트랜지스터의 제어 전극에서 시간 의존 제어 전압을 발생시키기 위한 제어 회로(S1,T12,CT1)를 포함하는 집적 논리 회로에 있어서, 상기 제어 회로는 적어도 스위치-온 된 후 초기 기간동안에는 시간의 제곱근에 비레하는 제어전압을 발생하는 것을 특징으로 하는 집적 논리 회로.
  2. 제1항에 있어서, 상기 제어 회로는 상기 제어 전극과 상기 전압 공급단자들 사이에 존재하는 용량성 부하(CT1)와, 상기 제어 전극과 상기 두 전압 공급 단자 중 한 단자 사이에 접속되는 전하원(S1)을 포함하는 것을 특징으로 하는 집적 논리 회로.
  3. 제2항에 있어서, 상기 전하원 S(3)은 제1 및 제2절연 게이트 전계효과 트랜지스터(T4,T6)의 직렬 배열의 전도성 채널을 통하는 전류 경로를 포함하며, 제1전계효과 트랜지스터의 제어전극과 제2전계효과 트랜지스터의 전도성 채널이 상기 출력 전계효과 트랜지스터의 제어 전극에 접속되고, 상기 제1전계효과 트랜지스터의 전도성 채널이 두 전압 공급단자 중 하나(VDDI)에 접속되며, 상기 제2전계효과 트랜지스터의 제어 전극이 출력 전계효과 트랜지스터용 활성화 신호를 수신하기 위해 활성화 입력(18,38)에 접속되는 것을 특징으로 하는 집적 논리 회로.
  4. 제3항에 있어서, 상기 전하원(S6)은 제어 전극이 상기 활성화 입력에 접속되고, 전도성 채널이 직렬 배열의 상기 제1 및 제2전계효과 트랜지스터와 병렬로 접속되는 제3절연 게이트 전계효과 트랜지스터(T8)를 포함하는 것을 특징으로 하는 집적 논리 회로.
  5. 제3 또는 4항에 있어서, 상기 전하원(S7)은 서로 다른 스위치-오프 전압을 갖는 다수의 병렬 배열된 전류 경로(T4,T6,D10,T10)를 포함하는 것을 특징으로 하는 집적 논리 회로.
  6. 제5항에 있어서, 출력 전계효과 트랜지스터가 n-채널형이고, 전하원내의 전계효과 트랜지스터가 P-채널형이며, 상기 전하원이 두 공급전압 중 더 높은 (+)전압을 수신하는 전압공급 단자에 접속되는 것을 특징으로 하는 집적 논리 회로.
  7. 제6항에 있어서, 상기 용량성 부하는 P채널 절연 게이트 전계효과 트랜지스터를 구비하는데, 이 트랜지스터의 주전극은 두 공급전압 중 더 높은 (+)전압을 수신하는 전압 공급 단자에 접속되며, 제어전극은 상기 출력 전계효과 트랜지스터의 제어 전극과 접속되는 것을 특징으로 하는 집적 논리 회로.
  8. 제5항에 있어서, 상기 출력 전계효과 트랜지스터는 P채널형이고, 전하원내의 전계효과 트랜지스터들은 N채널형이며 상기 전하원은 상기 두 공급전압 중 더 작은 (-)전압을 수신하는 전압공급 단자에 접속되는 것을 특징으로 하는 집적 논리 회로.
  9. 제8항에 있어서, 상기 용량성 부하는 N채널 절연 게이트 전계효과 트랜지스터를 구비하는데 이 트랜지스터의 주 전극은 상기 더 작은 (-)전압을 수신하는 전압 공급 단자에 접속되고, 제어 전극은 상기 출력 전계효과 트랜지스터의 제어 전극에 접속되는 것을 특징으로 하는 집적 논리 회로.
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