JPS5931063A - 電荷結合装置用入力装置 - Google Patents
電荷結合装置用入力装置Info
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- JPS5931063A JPS5931063A JP58120132A JP12013283A JPS5931063A JP S5931063 A JPS5931063 A JP S5931063A JP 58120132 A JP58120132 A JP 58120132A JP 12013283 A JP12013283 A JP 12013283A JP S5931063 A JPS5931063 A JP S5931063A
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76808—Input structures
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の関連する技術分野〕
この発明は電荷結合装置（以後ＣＯＤと呼ぶ）の入力回
路、特にその「フィル・アンド・スピル型（注入放出型
）」のものに関する。
路、特にその「フィル・アンド・スピル型（注入放出型
）」のものに関する。
米国特許第３９８６１９８号明細書には、ＣＣＤレジス
タに電極信号を導入するだめの「フィル・アンド・スピ
ル型」の動作が記載されている。このサイクルの「フィ
ル（注入）」部分の間、ソース領域に負向きパルスを印
加して、電荷ウェル領域に電荷を導入し、「スピル（放
出）」部分の間、ソース領域に正向きパルスを印加して
、そのソース領域をドレンとして働らかすことにより電
荷ウェルを一部空にする。下側に電位ウェルが形成され
る蓄積電極と、この蓄積電極とソース領域の間のゲート
電極との間に入力信号電位が設定され、サイクルのスピ
ル部の後で電位ウェルに残る電荷ハこの信号の振幅の関
数となる。
タに電極信号を導入するだめの「フィル・アンド・スピ
ル型」の動作が記載されている。このサイクルの「フィ
ル（注入）」部分の間、ソース領域に負向きパルスを印
加して、電荷ウェル領域に電荷を導入し、「スピル（放
出）」部分の間、ソース領域に正向きパルスを印加して
、そのソース領域をドレンとして働らかすことにより電
荷ウェルを一部空にする。下側に電位ウェルが形成され
る蓄積電極と、この蓄積電極とソース領域の間のゲート
電極との間に入力信号電位が設定され、サイクルのスピ
ル部の後で電位ウェルに残る電荷ハこの信号の振幅の関
数となる。
ＣＣＤレジスタとその付属支持回路は比較的低い動作電
圧で作動させてその電力消費を減することが望ましいが
、動作電圧レベルが低いとソース領域をスピル動作中に
電荷がそのソース領域に戻る途中でゲート電極の下の基
板領域を流れ得るように充分な電圧でパルス付勢するこ
とができなくなることがある。スピル動作を適正に行う
には、ソース領域がゲート電極Ｆの基板領域のチャンネ
ル電位を克服するに充分な振幅のパルスを得る必要があ
るが、残念ながら装置製造中に生ずる種々の工程条件の
変動のためそのチャンネル電位を正確に予測することが
できない。
圧で作動させてその電力消費を減することが望ましいが
、動作電圧レベルが低いとソース領域をスピル動作中に
電荷がそのソース領域に戻る途中でゲート電極の下の基
板領域を流れ得るように充分な電圧でパルス付勢するこ
とができなくなることがある。スピル動作を適正に行う
には、ソース領域がゲート電極Ｆの基板領域のチャンネ
ル電位を克服するに充分な振幅のパルスを得る必要があ
るが、残念ながら装置製造中に生ずる種々の工程条件の
変動のためそのチャンネル電位を正確に予測することが
できない。
従って低い動作電圧で確実に適正動作を行うＣＣＤレジ
スタ用のソース領域パルス発生器が望１れる。
スタ用のソース領域パルス発生器が望１れる。
この発明はＣＯＤのソース電極に、第１の期間中ソース
領域から電荷の転送を起して電位ウェル領域を満たすに
充分な第１の電圧レベルを、第２の期間中ゲート電極と
蓄積電極の間の相対電位差に依存する電荷量を電位ウェ
ル領域に残して、その電位ウェル頭載からソース領域へ
電荷の転送を起すに充分な第２の電圧レベルをそれぞれ
供給するパルス源に関する。評言すれば、この発明の特
徴によると、ソース電極に第１のキャパシタンス素子が
結合され、第１の期間中この第１のキャパシタンス素子
の両端間に第１の電圧レベルを設定する手段が設けられ
、またこの第１のキャパシタンス素子に第２のキャパシ
タンス素子が結合され、第２の期間の始めにこの第２の
キャパシタンス素子の電荷を変えて第１および第２のキ
ャパシタンス素子間で電荷を転送し、これによって第１
のキャパシタンス素子の両端間に生ずる電圧レベルを第
１の電圧レベルから第２の電圧レベルに変える手段が設
けられている。容量性転送のため、第２の電圧をパルス
発生器の供給電圧より高くすることができる。
領域から電荷の転送を起して電位ウェル領域を満たすに
充分な第１の電圧レベルを、第２の期間中ゲート電極と
蓄積電極の間の相対電位差に依存する電荷量を電位ウェ
ル領域に残して、その電位ウェル頭載からソース領域へ
電荷の転送を起すに充分な第２の電圧レベルをそれぞれ
供給するパルス源に関する。評言すれば、この発明の特
徴によると、ソース電極に第１のキャパシタンス素子が
結合され、第１の期間中この第１のキャパシタンス素子
の両端間に第１の電圧レベルを設定する手段が設けられ
、またこの第１のキャパシタンス素子に第２のキャパシ
タンス素子が結合され、第２の期間の始めにこの第２の
キャパシタンス素子の電荷を変えて第１および第２のキ
ャパシタンス素子間で電荷を転送し、これによって第１
のキャパシタンス素子の両端間に生ずる電圧レベルを第
１の電圧レベルから第２の電圧レベルに変える手段が設
けられている。容量性転送のため、第２の電圧をパルス
発生器の供給電圧より高くすることができる。
第１図は「フィル・アンド・スピル」型動作を用いた典
型的なＣＣＤレジスタを示す。そのＰ型基板ＩＯはこれ
に反対導電型不純物を拡散した入力ソース領域Ｓと、酸
化物層１１上に形成され九Ｇｌ、０３等の複数個の第１
の多結晶シリコン電極と、酸化層ｌｌ上に形成されたＧ
ＯＸ Ｇ２．０４等の複数個の第２の多結晶シリコン電
極を有する。酸化物層１１の下の基板内には埋込みＮ型
チャンネル１２が形成され、そのチャンネル１２内で電
極Ｇｌ、Ｇ３の下にはＰ型イオン注入領域Ｉが形成され
て、隣接電極間に直流偏倚を生成し、その隣接電極下の
基板領域に非対称電位ウェルを形成している。これによ
って２相のクロック信号を印加したとき単方向電荷移動
を生ずる。
型的なＣＣＤレジスタを示す。そのＰ型基板ＩＯはこれ
に反対導電型不純物を拡散した入力ソース領域Ｓと、酸
化物層１１上に形成され九Ｇｌ、０３等の複数個の第１
の多結晶シリコン電極と、酸化層ｌｌ上に形成されたＧ
ＯＸ Ｇ２．０４等の複数個の第２の多結晶シリコン電
極を有する。酸化物層１１の下の基板内には埋込みＮ型
チャンネル１２が形成され、そのチャンネル１２内で電
極Ｇｌ、Ｇ３の下にはＰ型イオン注入領域Ｉが形成され
て、隣接電極間に直流偏倚を生成し、その隣接電極下の
基板領域に非対称電位ウェルを形成している。これによ
って２相のクロック信号を印加したとき単方向電荷移動
を生ずる。
電極ＧＯは高い直流定電圧ＶＤＤ （例えば＋１２ｖ）
に保たれ、ソース領域Ｓを残余の電極に対して明確に拡
大する作用をする。蓄積電極Ｇ２には直流電圧Ｖ２（例
えば＋８Ｖ ）が印加され、第２ａ図および第２ｂ図に
示すようにチャンネル電位Ｗ２の電位ウェル１４をその
蓄積電極Ｇ２の下に形成している。またゲート電極Ｇｌ
には直流電圧Ｖｌ（例えば＋３Ｖ ）が印加され、チャ
ンネル電位Ｗｌの比較的浅い電位ウェルを形成している
。電極Ｇ４にはクロック信号−１が印加される。電極Ｇ
３には分圧器ｉ６によりクロック信号φ１を分圧したも
のが印加され、電極Ｇ３の下にφＩに応じて変るチャン
ネル電位■３の比較的浅い電位ウェルを形成している。
に保たれ、ソース領域Ｓを残余の電極に対して明確に拡
大する作用をする。蓄積電極Ｇ２には直流電圧Ｖ２（例
えば＋８Ｖ ）が印加され、第２ａ図および第２ｂ図に
示すようにチャンネル電位Ｗ２の電位ウェル１４をその
蓄積電極Ｇ２の下に形成している。またゲート電極Ｇｌ
には直流電圧Ｖｌ（例えば＋３Ｖ ）が印加され、チャ
ンネル電位Ｗｌの比較的浅い電位ウェルを形成している
。電極Ｇ４にはクロック信号−１が印加される。電極Ｇ
３には分圧器ｉ６によりクロック信号φ１を分圧したも
のが印加され、電極Ｇ３の下にφＩに応じて変るチャン
ネル電位■３の比較的浅い電位ウェルを形成している。
電極Ｇｌ、Ｇ２間には（例えばコンデンサにより電極Ｇ
１の電圧ｖ１に重ねることにより）信号成分ＶＡＮが事
実上印加される。
１の電圧ｖ１に重ねることにより）信号成分ＶＡＮが事
実上印加される。
動作の「フィル」部分ではソース電極２０がパルス発生
器１８からの負向きパルスを領域Ｓに供給してその領域
を電荷キャリア源として働らかせる。
器１８からの負向きパルスを領域Ｓに供給してその領域
を電荷キャリア源として働らかせる。
第２ａ図に示すように、領域Ｓに印加された電位がチャ
ンネル電位Ｗ１−△ＷＦを生じたとき、電子は電極Ｇ１
の下の電位障壁Ｗ１を越えて蓄積電極。２の下の電位ウ
ェル１４を満たす。比較的浅い電位障壁Ｗ３はあらゆる
電荷信号がＣＯＤレジスタを流れ々いようにする。この
例では電極Ｇｌ、Ｇ３の下のイオン注入領域工が約−６
ｖの電圧閾値を設定している。ｖｌが＋３ｖなら、障壁
Ｗ１のチャンネル電位は約９ｖである。フィル動作を適
正にするには、障壁Ｗ１のチャンネル電位より約１ｖ（
△１Ｌｙ）負の（すなわち８ｖの）パルスを領域Ｓに印
加する必要がある。イオン注入を４行わなければ、電極
ＧＯ１Ｇ２、Ｇ４の下には約−１０Ｖの電圧閾値が設定
される。ｖ２が＋８ｖなら、電極Ｇ２の下に形成された
障壁Ｗ２のチャンネル電位は約１８ｖになる。
ンネル電位Ｗ１−△ＷＦを生じたとき、電子は電極Ｇ１
の下の電位障壁Ｗ１を越えて蓄積電極。２の下の電位ウ
ェル１４を満たす。比較的浅い電位障壁Ｗ３はあらゆる
電荷信号がＣＯＤレジスタを流れ々いようにする。この
例では電極Ｇｌ、Ｇ３の下のイオン注入領域工が約−６
ｖの電圧閾値を設定している。ｖｌが＋３ｖなら、障壁
Ｗ１のチャンネル電位は約９ｖである。フィル動作を適
正にするには、障壁Ｗ１のチャンネル電位より約１ｖ（
△１Ｌｙ）負の（すなわち８ｖの）パルスを領域Ｓに印
加する必要がある。イオン注入を４行わなければ、電極
ＧＯ１Ｇ２、Ｇ４の下には約−１０Ｖの電圧閾値が設定
される。ｖ２が＋８ｖなら、電極Ｇ２の下に形成された
障壁Ｗ２のチャンネル電位は約１８ｖになる。
第２ｂ図に示すように、適当なスピル動作を行うには、
障壁Ｗｌのチャンネル電位より△Ｗ８だけ正のパルスを
領域Ｓに印加してこれが余分の電荷キャリアを除くドレ
ンとして働らき、電位ウェル１４に信号ＶＡＮに対応す
る成分を含む電荷量を残すようにする必要がある。スピ
ル動作が終ると、電極Ｇ３に印加された低振幅信号φ１
がＶＩＮだけに対応する電荷成分をすくい収り、この成
分は次にクロック信号φ１、φ２によりＣＣＤチャンネ
ルを送られる。
障壁Ｗｌのチャンネル電位より△Ｗ８だけ正のパルスを
領域Ｓに印加してこれが余分の電荷キャリアを除くドレ
ンとして働らき、電位ウェル１４に信号ＶＡＮに対応す
る成分を含む電荷量を残すようにする必要がある。スピ
ル動作が終ると、電極Ｇ３に印加された低振幅信号φ１
がＶＩＮだけに対応する電荷成分をすくい収り、この成
分は次にクロック信号φ１、φ２によりＣＣＤチャンネ
ルを送られる。
この「すくい収る」動作の詳細は米国特許第４１５８２
０９号明細書を参照されたい。
０９号明細書を参照されたい。
−」二連の動作では、入力拡散領域Ｓの電位がＷ＋より
少なくともへＷｓｆ？ｌけ高いチャンネル電位を設定し
、余分の電荷キャリア（電子）の実質的全部が確実にウ
ェル１４から障壁Ｗ＋を越えるようにする。
少なくともへＷｓｆ？ｌけ高いチャンネル電位を設定し
、余分の電荷キャリア（電子）の実質的全部が確実にウ
ェル１４から障壁Ｗ＋を越えるようにする。
しかしＣＣＤ回路を低い動作電圧レベルで動作させると
、ソースＳに必要なＷ１＋△Ｗ日に対応する電圧レベル
が利用し得る供給電圧レベルを越えることがある。この
発明はこの低い供給電圧で適正なスピル動作を保証する
手段を有し、パルス発生器１８として用いるに適するＣ
ＯＤのソース電極用パルス発生回路に関するものである
。これは前述のようにＣＯＤの各電極の下に形成された
チャンネル電位はｗｌを含めて、装置製造中に決まる処
理関係因子のため正確に予測し得ないため、特に問題に
なることがある。
、ソースＳに必要なＷ１＋△Ｗ日に対応する電圧レベル
が利用し得る供給電圧レベルを越えることがある。この
発明はこの低い供給電圧で適正なスピル動作を保証する
手段を有し、パルス発生器１８として用いるに適するＣ
ＯＤのソース電極用パルス発生回路に関するものである
。これは前述のようにＣＯＤの各電極の下に形成された
チャンネル電位はｗｌを含めて、装置製造中に決まる処
理関係因子のため正確に予測し得ないため、特に問題に
なることがある。
この発明の推奨実施例を第３図に示す。第３図の回路に
は、すべてＮチャンネル電界効果トランジスタ（以後Ｆ
ＥＦと呼ぶ）が用いられている。この回路は動作供給電
圧ＶＤＩＩ （例えば１２Ｖ ）と接地電圧の間に導電
路を直列接続された３個の空乏型ＭＯ８ＦＥＴ ３２．
３４．３６を含む基準電圧源３０を含んでいる。ＦＥＴ
３２は第１図のＣＯＤの入力電極構造に電気特性が適合
するように作られ、３個のゲート電極を有し、その２個
がそのドレン電極に結合され、残りの１個（中央電極）
がバイアス電圧Ｖｌを受けるようになっている。ＦＥＴ
３４．３６のゲート電極はそれぞれそのドレン電極に接
続されている。
は、すべてＮチャンネル電界効果トランジスタ（以後Ｆ
ＥＦと呼ぶ）が用いられている。この回路は動作供給電
圧ＶＤＩＩ （例えば１２Ｖ ）と接地電圧の間に導電
路を直列接続された３個の空乏型ＭＯ８ＦＥＴ ３２．
３４．３６を含む基準電圧源３０を含んでいる。ＦＥＴ
３２は第１図のＣＯＤの入力電極構造に電気特性が適合
するように作られ、３個のゲート電極を有し、その２個
がそのドレン電極に結合され、残りの１個（中央電極）
がバイアス電圧Ｖｌを受けるようになっている。ＦＥＴ
３４．３６のゲート電極はそれぞれそのドレン電極に接
続されている。
ＦＥＴ３Ｂの導電路はＦＥＴ３４のドレンとＦＥＴ３２
のソースの接続点を第１図に示すようにＣＯＤのソース
電極に直流接続されだ点Ｂに接続する。ＦＥＴ４０の導
電路はＦＥＴ３４．３６の導電路とＦＥＴ３８のゲート
電極の接続点Ｆに接続され、そのＦＥＴ４６のゲート電
極にはクロック信号φ１Ｄが印加される。Ｆ’ＥＴ３Ｂ
のケートはコンデンサ４２を介して点Ｃに接続され、Ｆ
ＥＴ４４の導電路は点Ｃと接地点の間に接続され、その
ゲート電極はクロック信号φ１を受けるように接続され
ている。空乏型Ｆ’ＥＴ４６のゲート電極と導電路の一
端は点Ｃに接続され、導電路の他端はクロック信号φ２
Ｄを受けるように接続されている。
のソースの接続点を第１図に示すようにＣＯＤのソース
電極に直流接続されだ点Ｂに接続する。ＦＥＴ４０の導
電路はＦＥＴ３４．３６の導電路とＦＥＴ３８のゲート
電極の接続点Ｆに接続され、そのＦＥＴ４６のゲート電
極にはクロック信号φ１Ｄが印加される。Ｆ’ＥＴ３Ｂ
のケートはコンデンサ４２を介して点Ｃに接続され、Ｆ
ＥＴ４４の導電路は点Ｃと接地点の間に接続され、その
ゲート電極はクロック信号φ１を受けるように接続され
ている。空乏型Ｆ’ＥＴ４６のゲート電極と導電路の一
端は点Ｃに接続され、導電路の他端はクロック信号φ２
Ｄを受けるように接続されている。
ＦＥＴ４８．５０の導電路は動作電位源ｖＤＤと接地点
の間に直列に接続されている。ＦＥＴ５０のゲート電極
は点Ｃに接続され、ＦＥ′Ｉ′４日のゲート電極はクロ
ック信号φＩＤを受けるように接続されている。ＦＥＴ
４８．５０の導電路の接続点りは第■のコンデンサ５２
を介して点Ｂに結合され、点Ｂは第２のコンデンサ５４
を介して接地されている。
の間に直列に接続されている。ＦＥＴ５０のゲート電極
は点Ｃに接続され、ＦＥ′Ｉ′４日のゲート電極はクロ
ック信号φＩＤを受けるように接続されている。ＦＥＴ
４８．５０の導電路の接続点りは第■のコンデンサ５２
を介して点Ｂに結合され、点Ｂは第２のコンデンサ５４
を介して接地されている。
クロック信号φ１、φ２、φｌｎ、 φ２Ｄを第４図
に示す。第５図のクロック発生器６０は後述のように第
１図のＣＯＤおよび第３図の回路を動作させる第４図の
クロック信号φ１、φ２、φ１Ｄ、 φ２Ｄを発生す
る。
に示す。第５図のクロック発生器６０は後述のように第
１図のＣＯＤおよび第３図の回路を動作させる第４図の
クロック信号φ１、φ２、φ１Ｄ、 φ２Ｄを発生す
る。
動作時には、基準電圧源３０がそのサイクルのフイル部
分中ソース領域Ｓを正しくバイアスする電圧を点Ａに印
加する。前述のように、Ｆ’ＥＴ３２はＣＣＤの入力ゲ
ート構体の電気特性に合うように作られ、バイアスされ
るから、導通時にはソース電極（点Ａ）に設定される電
圧は９Ｖ（第２ａ図のＷｌの電位）であるが、抵抗接続
の空乏型ＦＥＴ３４．３６のだめにＦＥＴ３２を通って
電流が流れ、これによって点Ａの電圧がフィル動作に充
分々約ＳＶ（すなわちＷｌ−△Ｗ？）に下る。ＦＥＴ分
圧器３４．３６は点Ｆを＋４ｖに設定する。
分中ソース領域Ｓを正しくバイアスする電圧を点Ａに印
加する。前述のように、Ｆ’ＥＴ３２はＣＣＤの入力ゲ
ート構体の電気特性に合うように作られ、バイアスされ
るから、導通時にはソース電極（点Ａ）に設定される電
圧は９Ｖ（第２ａ図のＷｌの電位）であるが、抵抗接続
の空乏型ＦＥＴ３４．３６のだめにＦＥＴ３２を通って
電流が流れ、これによって点Ａの電圧がフィル動作に充
分々約ＳＶ（すなわちＷｌ−△Ｗ？）に下る。ＦＥＴ分
圧器３４．３６は点Ｆを＋４ｖに設定する。
第３図および第４図に示すように、空乏型ＦＥＴ４６は
時点ｔｏにおいて信号φ２Ｄの高レベルを点Ｃに印加ス
る。この高レベル電圧はコンデンサ４２ヲ介してＦＥＴ
３８のゲートに交流結合され、ＦＥＴ３Ｂを導通させる
に足る。ＦＥＴ３Ｂが導通すると点Ａに生じた＋８ｖが
点Ｂに印加され、コンデンサ５４を＋８ｖに充電する。
時点ｔｏにおいて信号φ２Ｄの高レベルを点Ｃに印加ス
る。この高レベル電圧はコンデンサ４２ヲ介してＦＥＴ
３８のゲートに交流結合され、ＦＥＴ３Ｂを導通させる
に足る。ＦＥＴ３Ｂが導通すると点Ａに生じた＋８ｖが
点Ｂに印加され、コンデンサ５４を＋８ｖに充電する。
従ってソース領域が正しいフィル動作をするようにバイ
アスされる。さらに点Ｃの上昇電圧はＦＥＴ３Ｂを導通
させるまでにＦＥＴ５０を導通させることが判るが、Ｆ
ＥＴ５０の目的は後述する。
アスされる。さらに点Ｃの上昇電圧はＦＥＴ３Ｂを導通
させるまでにＦＥＴ５０を導通させることが判るが、Ｆ
ＥＴ５０の目的は後述する。
空乏型ＦＥＴ４６は時点ｔ１において信号φ２Ｄの低レ
ベルを点Ｃに印加し、ＦＥＴ５０を非導通にして点Ｅの
電圧レベルを（コンデンサ４２を介して）下げ、ＦＥＴ
３８が非導通になるようにする。従って点Ｂは点Ａから
絶縁されて＋８ｖに浮動する。φ１ＤがＦＥＴ４−８の
導通閾値電圧（約ＩＶ）に達すると、ＦＥＴ４Ｂは導通
して点りの電圧が」二昇する。直列コンデンサ５２．５
４は過度信号分圧器として働らき、点Ｂに蓄積された電
圧に重畳される点りの電圧変化のＶ３に相当する過渡電
圧を点Ｂに生ずるようにそのキャパシタンスを選定され
ている。
ベルを点Ｃに印加し、ＦＥＴ５０を非導通にして点Ｅの
電圧レベルを（コンデンサ４２を介して）下げ、ＦＥＴ
３８が非導通になるようにする。従って点Ｂは点Ａから
絶縁されて＋８ｖに浮動する。φ１ＤがＦＥＴ４−８の
導通閾値電圧（約ＩＶ）に達すると、ＦＥＴ４Ｂは導通
して点りの電圧が」二昇する。直列コンデンサ５２．５
４は過度信号分圧器として働らき、点Ｂに蓄積された電
圧に重畳される点りの電圧変化のＶ３に相当する過渡電
圧を点Ｂに生ずるようにそのキャパシタンスを選定され
ている。
クロック信号φ１Ｄは時点ｔ２までに＋１２Ｖの振幅変
化を終り、点りの電位を約１０Ｖ （，１２Ｖ−ＶＴ
）だけ変えるから、点Ｂの電位は＋６．’７Ｖ変化して
コンデンサ５４の両端間の電圧を約＋１４，７Ｖに上げ
る。この電圧は障壁Ｗ１のチャンネル電位より充分高い
ため、供給電圧ＶＤＤ ７）料１２Ｖと比較的低いに拘
らずＣＯＤレジスタのスピル動作を確実にする。捷だ時
点ｔ１、ｔ２間でクロック信号φ１Ｄが点Ｆの電位より
高い電位ＶＴに達すると、Ｆ’ＥＴ４０が導通して点Ｅ
を点Ｆの電圧レベル（４ｖ）に固定してコンデンサ４２
の両端間に４ｖを設定する。
化を終り、点りの電位を約１０Ｖ （，１２Ｖ−ＶＴ
）だけ変えるから、点Ｂの電位は＋６．’７Ｖ変化して
コンデンサ５４の両端間の電圧を約＋１４，７Ｖに上げ
る。この電圧は障壁Ｗ１のチャンネル電位より充分高い
ため、供給電圧ＶＤＤ ７）料１２Ｖと比較的低いに拘
らずＣＯＤレジスタのスピル動作を確実にする。捷だ時
点ｔ１、ｔ２間でクロック信号φ１Ｄが点Ｆの電位より
高い電位ＶＴに達すると、Ｆ’ＥＴ４０が導通して点Ｅ
を点Ｆの電圧レベル（４ｖ）に固定してコンデンサ４２
の両端間に４ｖを設定する。
時点ｔ３でクロック信号φ１Ｄが低レベルになってＦＥ
Ｔ４０を非導通にし、点Ｅを浮動させる。
Ｔ４０を非導通にし、点Ｅを浮動させる。
時点ｔ４ではクロック信号φ２Ｄが高レベルになってＦ
ＥＴ４６を導通させ、電流を点Ｃに流すが、この時点で
は信号φ１もまだ高レベルのため、ＦＥＴ４４が導通し
て点Ｃの電圧は上昇しない。
ＥＴ４６を導通させ、電流を点Ｃに流すが、この時点で
は信号φ１もまだ高レベルのため、ＦＥＴ４４が導通し
て点Ｃの電圧は上昇しない。
時点ｔ５ではクロック信号φ１の電圧レベルがＦ’ＥＴ
４４の導通閾値以下に降下してそのＦＥＴを非導通にす
る。このだめ点Ｃの電圧が上昇を始める。これがＦＥＴ
５０の導通閾値（約１ｖ）に達すると、Ｆ’ＥＴ５０が
導通して点りの電圧を接地点以下に引下げる。
４４の導通閾値以下に降下してそのＦＥＴを非導通にす
る。このだめ点Ｃの電圧が上昇を始める。これがＦＥＴ
５０の導通閾値（約１ｖ）に達すると、Ｆ’ＥＴ５０が
導通して点りの電圧を接地点以下に引下げる。
この結果点りの電圧が急激にＩＯＶ降下する。この電圧
降下はコンデンサ５２．５４の過渡分圧効果により点Ｂ
の−６，７ｖ変化として予め点Ｂに蓄積されている電圧
に重畳される。この変化はそのサイクルのスピル部分の
終りを示し、点Ｂの電圧を月４．７ｖから第２ａ図の入
力電位ウェル１４を正しく満たすに要する＋８ｖレベル
に戻す。ＦＥＴ５０が導通すると、点Ｃの上昇電圧はコ
ンデンサ４２を介して点Ｅに印加され、ＦＥＴを再度導
通させて点Ｂを基準電圧源３０の点Ａに設定されだ８ｖ
の基準レベルに固定する。
降下はコンデンサ５２．５４の過渡分圧効果により点Ｂ
の−６，７ｖ変化として予め点Ｂに蓄積されている電圧
に重畳される。この変化はそのサイクルのスピル部分の
終りを示し、点Ｂの電圧を月４．７ｖから第２ａ図の入
力電位ウェル１４を正しく満たすに要する＋８ｖレベル
に戻す。ＦＥＴ５０が導通すると、点Ｃの上昇電圧はコ
ンデンサ４２を介して点Ｅに印加され、ＦＥＴを再度導
通させて点Ｂを基準電圧源３０の点Ａに設定されだ８ｖ
の基準レベルに固定する。
前述のように第４図のクロック信号φ１、φ２、φＩＤ
、 φ２Ｄは第５図のクロック発生回路６０で発生さ
れる。第５図の回路は交差結合ノアゲートフリップフロ
ップ６２を含み、このフリップフロップはコンデンサ６
４と入力御限器６６を介して供給されるクロック信号に
応じてクロック信号φ１Ｄ１ φ２Ｄを発生する。クロ
ック信号φ１Ｄ、 φ２Ｄはそれぞれ導電路を直列接続
された同一導電型の２つのＦＥＴを含む１対のプッシュ
プル回路６Ｂ、’ＩＯの各入力に供給される。回路６８
、′７０の各ＦＥＴ対のゲートはクロック信号φＩＤ、
φ２Ｄに応じて相補的に駆動され、各ＦＥＴ対の接
続点に相補位相のクロック信号１ｌ１１、φ２を生ずる
。プッシュプル回路６８．７０は８ｖの供給電圧源で付
勢される。制限器６６のスイッチング閾値に対するその
入力の直流レベルは各クロック信号の衝撃係数を決める
が、クロック信号φ１、φ２の平均直流値に応じて位相
比較器７２により負帰還式に制御されてそのφ１、φ２
には５０％の衝撃係数を与える。
、 φ２Ｄは第５図のクロック発生回路６０で発生さ
れる。第５図の回路は交差結合ノアゲートフリップフロ
ップ６２を含み、このフリップフロップはコンデンサ６
４と入力御限器６６を介して供給されるクロック信号に
応じてクロック信号φ１Ｄ１ φ２Ｄを発生する。クロ
ック信号φ１Ｄ、 φ２Ｄはそれぞれ導電路を直列接続
された同一導電型の２つのＦＥＴを含む１対のプッシュ
プル回路６Ｂ、’ＩＯの各入力に供給される。回路６８
、′７０の各ＦＥＴ対のゲートはクロック信号φＩＤ、
φ２Ｄに応じて相補的に駆動され、各ＦＥＴ対の接
続点に相補位相のクロック信号１ｌ１１、φ２を生ずる
。プッシュプル回路６８．７０は８ｖの供給電圧源で付
勢される。制限器６６のスイッチング閾値に対するその
入力の直流レベルは各クロック信号の衝撃係数を決める
が、クロック信号φ１、φ２の平均直流値に応じて位相
比較器７２により負帰還式に制御されてそのφ１、φ２
には５０％の衝撃係数を与える。
」二連のようにこのＣＣＤレジスタのソース拡散機用パ
ルス発生器は、動作電圧レベルの低下や、ＣＯＤ基板の
入力領域の電位障壁の高さに影響する工程変動に関係な
く、適正な入力動作を保証する振幅の「フィル・アンド
・スピル」パルスを発生する。
ルス発生器は、動作電圧レベルの低下や、ＣＯＤ基板の
入力領域の電位障壁の高さに影響する工程変動に関係な
く、適正な入力動作を保証する振幅の「フィル・アンド
・スピル」パルスを発生する。
以上この発明をＰ型基板を用いだＮ型埋込みチャンネル
ＣＯＤについて説明したが、その他の導電型も使用し得
ること、およびこの発明のパルス発生器が表面チャンネ
ル型のような他のＣＯＤ構造にも使用し得ることを理解
すべきである。まだこの実施例のパルス発生回路はＣＣ
Ｄレジスタと同じ集積回路上に製作することが好ましい
が、別の集積回路上にも、まだ個別回路素子を用いても
製造することができる。
ＣＯＤについて説明したが、その他の導電型も使用し得
ること、およびこの発明のパルス発生器が表面チャンネ
ル型のような他のＣＯＤ構造にも使用し得ることを理解
すべきである。まだこの実施例のパルス発生回路はＣＣ
Ｄレジスタと同じ集積回路上に製作することが好ましい
が、別の集積回路上にも、まだ個別回路素子を用いても
製造することができる。
第１図は公知のＣＣＤ入力回路の断面図、第２ａ図およ
び第２ｂ図は第１図の回路動作の理解を助ける基板の電
位分布を示す図、第３図はこの発明の原理によって構成
されたパルス発生回路の回路図、第４図は第１図のＣＯ
Ｄと第３図の回路の動作に用いられるクロック信号の波
形図、第５図は第４図のクロック信号を発生する回路の
回路図である。 １０・・・基板、Ｓ・・・ソース領域、Ｇ１・・・ゲー
ト電極、Ｇ２・・・蓄積電極、１４・・・電位ウェル、
１８・・・パルス源、ＶＡＮ・・・信号源、５２．５４
・・・第１および第２のキャパシタンス素子。 特許出願人 アールシーニー コーポレーション化
理 人 清 水 哲 ほか２名才ｌ
図 才３０ −′Ｘ４図
び第２ｂ図は第１図の回路動作の理解を助ける基板の電
位分布を示す図、第３図はこの発明の原理によって構成
されたパルス発生回路の回路図、第４図は第１図のＣＯ
Ｄと第３図の回路の動作に用いられるクロック信号の波
形図、第５図は第４図のクロック信号を発生する回路の
回路図である。 １０・・・基板、Ｓ・・・ソース領域、Ｇ１・・・ゲー
ト電極、Ｇ２・・・蓄積電極、１４・・・電位ウェル、
１８・・・パルス源、ＶＡＮ・・・信号源、５２．５４
・・・第１および第２のキャパシタンス素子。 特許出願人 アールシーニー コーポレーション化
理 人 清 水 哲 ほか２名才ｌ
図 才３０ −′Ｘ４図
Claims (1)
- （１）半導体基板と、ソース電極と、このソース電極に
結合された上記基板中のソース領域と、上記基板から絶
縁された蓄積電極と、この蓄積電極下の上記基板中の電
位ウェル領域と、上記蓄積電極と上記ソース電極の間に
あって上記基板から絶縁されたゲート電極とを含む電荷
結合装置用の入力装置であって、上記ゲート電極に第１
の基準電圧を供給する手段と、上記蓄積電極に第２の基
準電圧を供給する手段と、上記ゲート電極および蓄積電
極の一方に結合された信号源と、上記ソース電極に、第
■の期間中筒１の電圧レベルのパルス信号を供給して上
記ソース領域から電荷の転送を起して上記電位ウェル領
域を満たし、第２の期間中筒２の電圧レベルのパルス信
号を供給して上記電位ウェル領域から上記ソース領域に
電荷の転送を起し、上記電荷ウェル領域に上記ゲート電
極と蓄積電極との間の相対電位差に依存する量の電荷の
蓄積を残すようにするパルス源とを含み、このパルス源
が、上記ソース電極に結合された第１のキャパシタンス
素子と、上記第１の期間中上記第１のキャパシタンス素
子の両端間に第１の電圧レベルを設定する第１の手段と
、上記第１のキャパシタンス素子に結合された第２のキ
ャパシタンス素子と、上記第２の期間の始めに上記第２
のキャパシタンス素子の電荷を変えて上記第１および第
２のキャパシタンス素子間で電荷を転送し、これによっ
て上記第１のキャパシタンス素子の両端間に発生する電
圧レベルを上記第１の電圧レベルから上記第２の電圧レ
ベルに変える手段を持つ第２の手段とを含むことを特徴
とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US394313 | 1982-07-01 | ||
| US06/394,313 US4503550A (en) | 1982-07-01 | 1982-07-01 | Dynamic CCD input source pulse generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5931063A true JPS5931063A (ja) | 1984-02-18 |
| JPH035659B2 JPH035659B2 (ja) | 1991-01-28 |
Family
ID=23558411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58120132A Granted JPS5931063A (ja) | 1982-07-01 | 1983-06-30 | 電荷結合装置用入力装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4503550A (ja) |
| JP (1) | JPS5931063A (ja) |
| KR (1) | KR910001376B1 (ja) |
| DE (1) | DE3323799A1 (ja) |
| FR (1) | FR2529703B1 (ja) |
| GB (1) | GB2123633B (ja) |
| HK (1) | HK54689A (ja) |
| IT (1) | IT1170164B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728029B2 (ja) * | 1987-05-21 | 1995-03-29 | 株式会社東芝 | 電荷転送素子 |
| JPH0821712B2 (ja) * | 1990-06-12 | 1996-03-04 | 株式会社東芝 | 電荷転送素子の入力バイアス回路 |
| JP3069373B2 (ja) * | 1990-11-28 | 2000-07-24 | 株式会社日立製作所 | 固体撮像装置の駆動方法 |
| JPH05174591A (ja) * | 1991-12-25 | 1993-07-13 | Sharp Corp | チャージポンプ回路 |
| JP3758285B2 (ja) * | 1997-03-17 | 2006-03-22 | ソニー株式会社 | 遅延回路およびそれを用いた発振回路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648181A (en) * | 1970-10-22 | 1972-03-07 | Spacetac Inc | Pulse generating circuit for producing pulses of amplitude which is a multiple of the amplitude of the source voltage |
| US3801826A (en) * | 1972-05-12 | 1974-04-02 | Teletype Corp | Input for shift registers |
| US3986198A (en) * | 1973-06-13 | 1976-10-12 | Rca Corporation | Introducing signal at low noise level to charge-coupled circuit |
| DE2430947C2 (de) * | 1974-06-27 | 1984-10-25 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterspeichereinheit |
| JPS51122721A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Boosting circuit |
| US4048525A (en) * | 1975-09-02 | 1977-09-13 | General Electric Company | Output circuit for charge transfer transversal filter |
| US4194133A (en) * | 1975-09-05 | 1980-03-18 | U.S. Philips Corporation | Charge coupled circuit arrangements and devices having controlled punch-through charge introduction |
| US4035667A (en) * | 1975-12-02 | 1977-07-12 | International Business Machines Corporation | Input circuit for inserting charge packets into a charge-transfer-device |
| GB1562774A (en) * | 1976-03-26 | 1980-03-19 | Ibm | Circuits for generating sequences of signals |
| US4191896A (en) * | 1976-07-26 | 1980-03-04 | Rca Corporation | Low noise CCD input circuit |
| US4158209A (en) * | 1977-08-02 | 1979-06-12 | Rca Corporation | CCD comb filters |
| US4165541A (en) * | 1977-12-12 | 1979-08-21 | Fairchild Camera And Instrument Corporation | Serial-parallel-serial charge-coupled device memory having interlacing and ripple clocking of the parallel shift registers |
| US4165537A (en) * | 1978-08-16 | 1979-08-21 | General Electric Company | Analog charge transfer apparatus |
| DE3072118D1 (en) * | 1979-12-26 | 1988-09-22 | Toshiba Kk | A driver circuit for charge coupled device |
-
1982
- 1982-07-01 US US06/394,313 patent/US4503550A/en not_active Expired - Lifetime
-
1983
- 1983-06-27 GB GB08317408A patent/GB2123633B/en not_active Expired
- 1983-06-28 KR KR1019830002930A patent/KR910001376B1/ko not_active IP Right Cessation
- 1983-06-30 FR FR8310902A patent/FR2529703B1/fr not_active Expired
- 1983-06-30 JP JP58120132A patent/JPS5931063A/ja active Granted
- 1983-06-30 IT IT21883/83A patent/IT1170164B/it active
- 1983-07-01 DE DE19833323799 patent/DE3323799A1/de active Granted
-
1989
- 1989-07-06 HK HK546/89A patent/HK54689A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| IT1170164B (it) | 1987-06-03 |
| IT8321883A0 (it) | 1983-06-30 |
| DE3323799A1 (de) | 1984-01-05 |
| FR2529703B1 (fr) | 1989-11-24 |
| FR2529703A1 (fr) | 1984-01-06 |
| IT8321883A1 (it) | 1984-12-30 |
| GB8317408D0 (en) | 1983-07-27 |
| DE3323799C2 (ja) | 1990-06-13 |
| GB2123633A (en) | 1984-02-01 |
| GB2123633B (en) | 1986-04-16 |
| US4503550A (en) | 1985-03-05 |
| JPH035659B2 (ja) | 1991-01-28 |
| KR840005592A (ko) | 1984-11-14 |
| KR910001376B1 (ko) | 1991-03-04 |
| HK54689A (en) | 1989-07-14 |
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