JPH035659B2 - - Google Patents
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- JPH035659B2 JPH035659B2 JP58120132A JP12013283A JPH035659B2 JP H035659 B2 JPH035659 B2 JP H035659B2 JP 58120132 A JP58120132 A JP 58120132A JP 12013283 A JP12013283 A JP 12013283A JP H035659 B2 JPH035659 B2 JP H035659B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76808—Input structures
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Description
【発明の詳細な説明】
〔発明の関連する技術分野〕
この発明は電荷結合装置（以後CCDと呼ぶ）
の入力回路、特にその「フイル・アンド・スピル
型（注入放出型）」のものに関する。
の入力回路、特にその「フイル・アンド・スピル
型（注入放出型）」のものに関する。
米国特許第3986198号明細書には、CCDレジス
タに電極信号を導入するための「フイル・アン
ド・スピル型」の動作が記載されている。このサ
イクルの「フイル（注入）」部分の間、ソース領
域に負向きパルスを印加して、電荷ウエル領域に
電荷を導入し、「スピル（放出）」部分の間、ソー
ス領域をドレンとして働らかすことにより電荷ウ
エルを一部空にする。下側に電位ウエルが形成さ
れる蓄積電極と、この蓄積電極とソース領域の間
のゲート電極との間に入力信号電位が設定され、
サイクルのスピル部の後で電位ウエルに残る電荷
はこの信号の振幅の関数となる。
タに電極信号を導入するための「フイル・アン
ド・スピル型」の動作が記載されている。このサ
イクルの「フイル（注入）」部分の間、ソース領
域に負向きパルスを印加して、電荷ウエル領域に
電荷を導入し、「スピル（放出）」部分の間、ソー
ス領域をドレンとして働らかすことにより電荷ウ
エルを一部空にする。下側に電位ウエルが形成さ
れる蓄積電極と、この蓄積電極とソース領域の間
のゲート電極との間に入力信号電位が設定され、
サイクルのスピル部の後で電位ウエルに残る電荷
はこの信号の振幅の関数となる。
CCDレジスタとその付属支持回路は比較的低
い動作電圧で作動させてその電力消費を減ずるこ
とが望ましいが、動作電圧レベルが低いとソース
領域を、スピル動作中に電荷がそのソース領域に
戻る途中でゲート電極の下の基板領域を流れ得る
ように充分な電圧でパルス付勢することができな
くなることがある。スピル動作を適正に行うに
は、ソース領域がゲート電極下の基板領域のチヤ
ンネル電位を克服するに充分な振幅のパルスを得
る必要があるが、残念ながら装置製造中に生ずる
種々の工程条件の変動のためそのチヤンネル電位
を正確に予測することができない。
い動作電圧で作動させてその電力消費を減ずるこ
とが望ましいが、動作電圧レベルが低いとソース
領域を、スピル動作中に電荷がそのソース領域に
戻る途中でゲート電極の下の基板領域を流れ得る
ように充分な電圧でパルス付勢することができな
くなることがある。スピル動作を適正に行うに
は、ソース領域がゲート電極下の基板領域のチヤ
ンネル電位を克服するに充分な振幅のパルスを得
る必要があるが、残念ながら装置製造中に生ずる
種々の工程条件の変動のためそのチヤンネル電位
を正確に予測することができない。
従つて低い動作電圧で確実に適正動作を行う
CCDレジスタ用のソース領域パルス発生器が望
まれる。
CCDレジスタ用のソース領域パルス発生器が望
まれる。
この発明はCCDのソース電極に、第１の期間
中ソース領域から電荷の転送を起して電位ウエル
領域を満たすに充分な第１の電圧レベルを、第２
の期間中ゲート電極と蓄積電極の間の相対電位差
に依存する電荷量を電位ウエル領域に残して、そ
の電位ウエル領域からソース領域へ電荷の転送を
起すに充分な第２の電圧レベルをそれぞれ供給す
るパルス源に関する。詳言すれば、この発明で
は、上記パルス源が、上記ソース電極に結合され
た第１のキヤパシタンス素子（例えば後述のコン
デンサ５４）と；上記第１の期間（後えば後述の
フイル期間）中上記第１のキヤパシタンス素子の
両端間に上記第１の電圧レベル（例えば後述の＋
8V）を設定する第１の手段（例えば後述の、点
ＡからFET３８を介して点Ｂに到る導通路）
と；上記第１のキヤパシタンス素子に直列に結合
され、その結合部が上記ソース電極に結合されて
いる第２のキヤパシタンス素子（例えば後述のコ
ンデンサ５２）と；上記第２の期間（例えば後述
のスピル期間）の始めに上記第２のキヤパシタン
ス素子に電圧を供給してその電圧を上記第１およ
び第２のキヤパシタンス素子間で容量的に分割
し、これによつて上記第１のキヤパシタンス素子
の両端間に発生する電圧レベルを上記第１の電圧
レベルから上記第２の電圧レベル（例えば後述の
＋14.7V）に変える第２の手段（例えば後述の、
VDDからFET４８を介して点Ｄに到る導通路）
と；上記第２の期間に終りに上記第２のキヤパシ
タンス素子に電圧を供給してその電圧を上記第１
および第２のキヤパシタンス素子間で容量的に分
割し、これによつて上記第１のキヤパシタンス素
子の両端間に発生する電圧レベルを上記第２の電
圧レベルから上記第１の電圧レベルに変える第３
の手段（例えば後述の、点ＤからFET５０を介
して接地点に到る導通路）と；を含むことを特徴
とする。
中ソース領域から電荷の転送を起して電位ウエル
領域を満たすに充分な第１の電圧レベルを、第２
の期間中ゲート電極と蓄積電極の間の相対電位差
に依存する電荷量を電位ウエル領域に残して、そ
の電位ウエル領域からソース領域へ電荷の転送を
起すに充分な第２の電圧レベルをそれぞれ供給す
るパルス源に関する。詳言すれば、この発明で
は、上記パルス源が、上記ソース電極に結合され
た第１のキヤパシタンス素子（例えば後述のコン
デンサ５４）と；上記第１の期間（後えば後述の
フイル期間）中上記第１のキヤパシタンス素子の
両端間に上記第１の電圧レベル（例えば後述の＋
8V）を設定する第１の手段（例えば後述の、点
ＡからFET３８を介して点Ｂに到る導通路）
と；上記第１のキヤパシタンス素子に直列に結合
され、その結合部が上記ソース電極に結合されて
いる第２のキヤパシタンス素子（例えば後述のコ
ンデンサ５２）と；上記第２の期間（例えば後述
のスピル期間）の始めに上記第２のキヤパシタン
ス素子に電圧を供給してその電圧を上記第１およ
び第２のキヤパシタンス素子間で容量的に分割
し、これによつて上記第１のキヤパシタンス素子
の両端間に発生する電圧レベルを上記第１の電圧
レベルから上記第２の電圧レベル（例えば後述の
＋14.7V）に変える第２の手段（例えば後述の、
VDDからFET４８を介して点Ｄに到る導通路）
と；上記第２の期間に終りに上記第２のキヤパシ
タンス素子に電圧を供給してその電圧を上記第１
および第２のキヤパシタンス素子間で容量的に分
割し、これによつて上記第１のキヤパシタンス素
子の両端間に発生する電圧レベルを上記第２の電
圧レベルから上記第１の電圧レベルに変える第３
の手段（例えば後述の、点ＤからFET５０を介
して接地点に到る導通路）と；を含むことを特徴
とする。
第１図は「フイル・アンド・スピル」型動作を
用いた典型的なCCDレジスタを示す。そのＰ型
基板１０はこれに反対導電型不純物を拡散した入
力ソース領域Ｓと、酸化物層１１上に形成された
Ｇ１，Ｇ３等の複数個の第１の多結晶シリコン電
極と、酸化層１１上に形成されたＧ０，Ｇ２，Ｇ
４等の複数個の第２の多結晶シリコン電極を有す
る。酸化物層１１の下の基板内には埋込みＮ型チ
ヤンネル１２が形成され、そのチヤンネル１２内
で電極Ｇ１，Ｇ３の下にはＰ型イオン注入領域Ｉ
が形成されて、隣接電極間に直流偏倚を生成し、
その隣接電極下の基板領域に非対称電位ウエルを
形成している。これによつて２相のクロツク信号
を印加したとき単方向電荷移動を生ずる。
用いた典型的なCCDレジスタを示す。そのＰ型
基板１０はこれに反対導電型不純物を拡散した入
力ソース領域Ｓと、酸化物層１１上に形成された
Ｇ１，Ｇ３等の複数個の第１の多結晶シリコン電
極と、酸化層１１上に形成されたＧ０，Ｇ２，Ｇ
４等の複数個の第２の多結晶シリコン電極を有す
る。酸化物層１１の下の基板内には埋込みＮ型チ
ヤンネル１２が形成され、そのチヤンネル１２内
で電極Ｇ１，Ｇ３の下にはＰ型イオン注入領域Ｉ
が形成されて、隣接電極間に直流偏倚を生成し、
その隣接電極下の基板領域に非対称電位ウエルを
形成している。これによつて２相のクロツク信号
を印加したとき単方向電荷移動を生ずる。
電極Ｇ０は高い直流定電圧VDD（例えば＋12V）
に保たれ、ソース領域Ｓを残余の電極に対して明
確に拡大する作用をする。蓄積電極Ｇ２には直流
電圧Ｖ２（例えば＋8V）が印加され、第２ａ図
および第２ｂ図に示すようにチヤンネル電位Ｗ２
の電位ウエル１４をその蓄積電極Ｇ２の下に形成
している。またゲート電極Ｇ１には直流電圧Ｖ１
（例えば＋3V）が印加され、チヤンネル電位Ｗ１
の比較的浅い電位ウエルを形成している。電極Ｇ
４にはクロツク信号φ１が印加される。電極Ｇ３
には分圧器１６によりクロツク信号φ１を分圧し
たものが印加され、電極Ｇ３の下にφ１に応じて
変るチヤンネル電位Ｗ３の比較的浅い電位ウエル
を形成している。電極Ｇ１，Ｇ２間には（例えば
コンデンサにより電極Ｇ１の電圧Ｖ１に重ねるこ
とにより）信号成分V1Nが事実上印加される。
に保たれ、ソース領域Ｓを残余の電極に対して明
確に拡大する作用をする。蓄積電極Ｇ２には直流
電圧Ｖ２（例えば＋8V）が印加され、第２ａ図
および第２ｂ図に示すようにチヤンネル電位Ｗ２
の電位ウエル１４をその蓄積電極Ｇ２の下に形成
している。またゲート電極Ｇ１には直流電圧Ｖ１
（例えば＋3V）が印加され、チヤンネル電位Ｗ１
の比較的浅い電位ウエルを形成している。電極Ｇ
４にはクロツク信号φ１が印加される。電極Ｇ３
には分圧器１６によりクロツク信号φ１を分圧し
たものが印加され、電極Ｇ３の下にφ１に応じて
変るチヤンネル電位Ｗ３の比較的浅い電位ウエル
を形成している。電極Ｇ１，Ｇ２間には（例えば
コンデンサにより電極Ｇ１の電圧Ｖ１に重ねるこ
とにより）信号成分V1Nが事実上印加される。
動作の「フイル」部分ではソース電極２０がパ
ルス発生器１８からの負向きパルスを領域Ｓに供
給してその領域を電荷キヤリア源として働らかせ
る。第２ａ図に示すように、領域Ｓに印加された
電位がチヤンネル電位Ｗ１−△WFを生じたとき、
電子は電極Ｇ１の下の電位障壁Ｗ１を越えて蓄積
電極Ｇ２の下の電位ウエル１４を満たす。比較的
浅い電位障壁Ｗ３はあらゆる電荷信号がCCDレ
ジスタを流れないようにする。この例では電極Ｇ
１，Ｇ３の下のイオン注入領域Ｉが約−6Vの電
圧閾値を設定している。Ｖ１が＋3Vなら、障壁
Ｗ１のチヤンネル電位は約9Vである。フイル動
作を適正にするには、障壁Ｗ１のチヤンネル電位
より約1V（△WF）負の（すなわち8Vの）パルス
を領域Ｓに印加する必要がある。イオン注入を行
わなければ、電極Ｇ０，Ｇ２，Ｇ４の下には約−
10Vの電圧閾値が設定される。Ｖ２が＋8Vなら、
電極Ｇ２の下に形成された障壁Ｗ２のチヤンネル
電位は約18Vになる。
ルス発生器１８からの負向きパルスを領域Ｓに供
給してその領域を電荷キヤリア源として働らかせ
る。第２ａ図に示すように、領域Ｓに印加された
電位がチヤンネル電位Ｗ１−△WFを生じたとき、
電子は電極Ｇ１の下の電位障壁Ｗ１を越えて蓄積
電極Ｇ２の下の電位ウエル１４を満たす。比較的
浅い電位障壁Ｗ３はあらゆる電荷信号がCCDレ
ジスタを流れないようにする。この例では電極Ｇ
１，Ｇ３の下のイオン注入領域Ｉが約−6Vの電
圧閾値を設定している。Ｖ１が＋3Vなら、障壁
Ｗ１のチヤンネル電位は約9Vである。フイル動
作を適正にするには、障壁Ｗ１のチヤンネル電位
より約1V（△WF）負の（すなわち8Vの）パルス
を領域Ｓに印加する必要がある。イオン注入を行
わなければ、電極Ｇ０，Ｇ２，Ｇ４の下には約−
10Vの電圧閾値が設定される。Ｖ２が＋8Vなら、
電極Ｇ２の下に形成された障壁Ｗ２のチヤンネル
電位は約18Vになる。
第２ｂ図に示すように、適当なスピル動作を行
うには、障壁Ｗ１のチヤンネル電位より△WSだ
け正のパルスを領域Ｓに印加してこれが余分の電
荷キヤリアを除くドレンとして働らき、電位ウエ
ル１４に信号V1Nに対応する成分を含む電荷量を
残すようにする必要がある。スピル動作が終る
と、電極Ｇ３に印加された低振幅信号φ１がV1N
だけに対応する電荷成分をすくい取り、この成分
は次にクロツク信号φ１，φ２によりCCDチヤ
ンネルを経て送られる。この「すくい取る」動作
の詳細は米国特許第4158209号明細書を参照され
たい。
うには、障壁Ｗ１のチヤンネル電位より△WSだ
け正のパルスを領域Ｓに印加してこれが余分の電
荷キヤリアを除くドレンとして働らき、電位ウエ
ル１４に信号V1Nに対応する成分を含む電荷量を
残すようにする必要がある。スピル動作が終る
と、電極Ｇ３に印加された低振幅信号φ１がV1N
だけに対応する電荷成分をすくい取り、この成分
は次にクロツク信号φ１，φ２によりCCDチヤ
ンネルを経て送られる。この「すくい取る」動作
の詳細は米国特許第4158209号明細書を参照され
たい。
上述の動作では、入力拡散領域Ｓの電位がＷ１
より少なくとも△WSだけ高いチヤンネル電位を
設定し、余分の電荷キヤリア（電子）の実質的全
部が確実にウエル１４から障壁Ｗ１を越えるよう
にする。しかしCCD回路を低い動作電圧レベル
で動作させると、ソースＳに必要なＷ１＋△WS
に対応する電圧レベルが利用し得る供給電圧レベ
ルを越えることがある。この発明はこの低い供給
電圧で適正なスピル動作を保証する手段を有し、
パルス発生器１８として用いるに適するCCDの
ソース電極用パルス発生回路に関するものであ
る。これは前述のようにCCDの各電極の下に形
成されたチヤンネル電位はＷ１を含めて、装置製
造中に決まる処理関係因子のため正確に予測し得
ないため、特に問題になることがある。
より少なくとも△WSだけ高いチヤンネル電位を
設定し、余分の電荷キヤリア（電子）の実質的全
部が確実にウエル１４から障壁Ｗ１を越えるよう
にする。しかしCCD回路を低い動作電圧レベル
で動作させると、ソースＳに必要なＷ１＋△WS
に対応する電圧レベルが利用し得る供給電圧レベ
ルを越えることがある。この発明はこの低い供給
電圧で適正なスピル動作を保証する手段を有し、
パルス発生器１８として用いるに適するCCDの
ソース電極用パルス発生回路に関するものであ
る。これは前述のようにCCDの各電極の下に形
成されたチヤンネル電位はＷ１を含めて、装置製
造中に決まる処理関係因子のため正確に予測し得
ないため、特に問題になることがある。
この発明の推奨実施例を第３図に示す。第３図
の回路には、すべてＮチヤンネル電界効果トラン
ジスタ（以後FETと呼ぶ）が用いられている。
この回路は動作供給電圧VDD（例えば12V）と接地
電圧の間に導電路を直列接続された３個の空乏型
MOSFET３２，３４，３６を含む基準電圧源３
０を含んでいる。FET３２は第１図のCCDの入
力電極構造に電気特性が適合するように作られ、
３個のゲート電極を有し、その２個がそのドレン
電極に結合され、残りの１個（中央電極）がバイ
アス電圧Ｖ１を受けるようになつている。FET
３４，３６のゲート電極はそれぞれそのドレン電
極に接続されている。
の回路には、すべてＮチヤンネル電界効果トラン
ジスタ（以後FETと呼ぶ）が用いられている。
この回路は動作供給電圧VDD（例えば12V）と接地
電圧の間に導電路を直列接続された３個の空乏型
MOSFET３２，３４，３６を含む基準電圧源３
０を含んでいる。FET３２は第１図のCCDの入
力電極構造に電気特性が適合するように作られ、
３個のゲート電極を有し、その２個がそのドレン
電極に結合され、残りの１個（中央電極）がバイ
アス電圧Ｖ１を受けるようになつている。FET
３４，３６のゲート電極はそれぞれそのドレン電
極に接続されている。
FET３８の導電路はFET３４のドレンとFET
３２のソースの接続点を第１図に示すように
CCDのソース電極に直流接続された点Ｂに接続
する。FET４０の導電路はFET３４，３６の導
電路とFET３８のゲート電極の接続点に接続さ
れ、そのFET４０のゲート電極にはクロツク信
号φ1Dが印加される。FET３８のゲートはコンデ
ンサ４２を介して点Ｃに接続され、FET４４の
導電路は点Ｃと接地点の間に接続され、そのゲー
ト電極はクロツク信号φ1を受けるように接続さ
れている。空乏型FET４６のゲート電極と導電
路の一端は点Ｃに接続され、導電路の他端はクロ
ツク信号φ2Dを受けるように接続されている。
FET４８，５０の導電路は動作電位源VDDと接地
点の間に直列に接続されている。FET５０のゲ
ート電極は点Ｃに接続され、FET４８のゲート
電極はクロツク信号φ1Dを受けるように接続され
ている。FET４８，５０の導電路の接続点Ｄは
第１のコンデンサ５２を介して点Ｂに結合され、
点Ｂは第２のコンデンサ５４を介して接地されて
いる。
３２のソースの接続点を第１図に示すように
CCDのソース電極に直流接続された点Ｂに接続
する。FET４０の導電路はFET３４，３６の導
電路とFET３８のゲート電極の接続点に接続さ
れ、そのFET４０のゲート電極にはクロツク信
号φ1Dが印加される。FET３８のゲートはコンデ
ンサ４２を介して点Ｃに接続され、FET４４の
導電路は点Ｃと接地点の間に接続され、そのゲー
ト電極はクロツク信号φ1を受けるように接続さ
れている。空乏型FET４６のゲート電極と導電
路の一端は点Ｃに接続され、導電路の他端はクロ
ツク信号φ2Dを受けるように接続されている。
FET４８，５０の導電路は動作電位源VDDと接地
点の間に直列に接続されている。FET５０のゲ
ート電極は点Ｃに接続され、FET４８のゲート
電極はクロツク信号φ1Dを受けるように接続され
ている。FET４８，５０の導電路の接続点Ｄは
第１のコンデンサ５２を介して点Ｂに結合され、
点Ｂは第２のコンデンサ５４を介して接地されて
いる。
クロツク信号φ1，φ2，φ1D，φ2Dを第４図に示
す。第５図のクロツク発生器６０は後述のように
第１図のCCDおよび第３図の回路を動作させる
第４図のクロツク信号φ1，φ2，φ1D，φ2Dを発生す
る。
す。第５図のクロツク発生器６０は後述のように
第１図のCCDおよび第３図の回路を動作させる
第４図のクロツク信号φ1，φ2，φ1D，φ2Dを発生す
る。
動作時には、基準電圧源３０がそのサイクルの
フイル部分中ソース領域Ｓを正しくバイアスする
電圧を点Ａに印加する。前述のように、FET３
２はCCDの入力ゲート構体の電気特性に合うよ
うに作られ、バイアスされるから、導通時にはソ
ース電極（点Ａ）に設定される電圧は9V（第２ａ
図のＷ１の電位）であるが、抵抗接続の空乏型
FET３４，３６のためにFET３２を通つて電流
が流れ、これによつて点Ａの電圧がフイル動作に
充分な約8V（すなわちW1−△WF）に下る。FET
分圧器３４，３６は点Ｆを＋4Vに設定する。
フイル部分中ソース領域Ｓを正しくバイアスする
電圧を点Ａに印加する。前述のように、FET３
２はCCDの入力ゲート構体の電気特性に合うよ
うに作られ、バイアスされるから、導通時にはソ
ース電極（点Ａ）に設定される電圧は9V（第２ａ
図のＷ１の電位）であるが、抵抗接続の空乏型
FET３４，３６のためにFET３２を通つて電流
が流れ、これによつて点Ａの電圧がフイル動作に
充分な約8V（すなわちW1−△WF）に下る。FET
分圧器３４，３６は点Ｆを＋4Vに設定する。
第３図および第４図に示すように、空乏型
FET４６は時点toにおいて信号φ2Dの高レベルを
点Ｃに印加する。この高レベル電圧はコンデンサ
４２を介してFET３８のゲートに交流結合され、
FET３８を導通させるに足る。FET３８が導電
すると点Ａに生じた＋8Vが点Ｂに印加され、コ
ンデンサ５４を＋8Vに充電する。従つてソース
領域が正しいフイル動作をするようにバイアスさ
れる。さらに点Ｃの上昇電圧はFET３８を導通
させるまでにFET５０を導通させることが判る
が、FET５０の目的は後述する。
FET４６は時点toにおいて信号φ2Dの高レベルを
点Ｃに印加する。この高レベル電圧はコンデンサ
４２を介してFET３８のゲートに交流結合され、
FET３８を導通させるに足る。FET３８が導電
すると点Ａに生じた＋8Vが点Ｂに印加され、コ
ンデンサ５４を＋8Vに充電する。従つてソース
領域が正しいフイル動作をするようにバイアスさ
れる。さらに点Ｃの上昇電圧はFET３８を導通
させるまでにFET５０を導通させることが判る
が、FET５０の目的は後述する。
空乏型FET４６は時点t1において信号φ2Dの低
レベルを点Ｃに印加し、FET５０を非導通にし
て点Ｅの電圧レベルを（コンデンサ４２を介し
て）下げ、FET３８が非導通になるようにする。
従つて点Ｂは点Ａから絶縁されて＋8Vに浮動す
る。φ1DがFET４８の導通閾値電圧（約1V）に達
すると、FET４８は導通して点Ｄの電圧が上昇
する。直列コンデンサ５２，５４は過度信号分圧
器として働らき、点Ｂに蓄積された電圧に重畳さ
れる点Ｄの電圧変化の2/3に相当する過度電圧を
点Ｂに生ずるようにそのキヤパシタンスを選定さ
れている。
レベルを点Ｃに印加し、FET５０を非導通にし
て点Ｅの電圧レベルを（コンデンサ４２を介し
て）下げ、FET３８が非導通になるようにする。
従つて点Ｂは点Ａから絶縁されて＋8Vに浮動す
る。φ1DがFET４８の導通閾値電圧（約1V）に達
すると、FET４８は導通して点Ｄの電圧が上昇
する。直列コンデンサ５２，５４は過度信号分圧
器として働らき、点Ｂに蓄積された電圧に重畳さ
れる点Ｄの電圧変化の2/3に相当する過度電圧を
点Ｂに生ずるようにそのキヤパシタンスを選定さ
れている。
クロツク信号φ1Dは時点t2までに＋12Vの振幅
変化を終り、点Ｄの電位を約10（12V−VT）だけ
変えるから、点Ｂの電位は＋6.7V変化してコン
デンサ５４の両端間の電圧を約＋14.7Vに上げ
る。この電圧は障壁Ｗ１のチヤンネル電位より充
分高いため、供給電圧VDDが＋12Vと比較的低
いに拘らずCCDレジスタのスピル動作を確実に
する。また時点t1，t2間でクロツク信号φ1Dが点Ｆ
の電位より高い電位VTに達すると、FET４０が
導通して点Ｅを点Ｆの電圧レベル（4V）に固定
してコンデンサ４２の両端間に4Vを設定する。
変化を終り、点Ｄの電位を約10（12V−VT）だけ
変えるから、点Ｂの電位は＋6.7V変化してコン
デンサ５４の両端間の電圧を約＋14.7Vに上げ
る。この電圧は障壁Ｗ１のチヤンネル電位より充
分高いため、供給電圧VDDが＋12Vと比較的低
いに拘らずCCDレジスタのスピル動作を確実に
する。また時点t1，t2間でクロツク信号φ1Dが点Ｆ
の電位より高い電位VTに達すると、FET４０が
導通して点Ｅを点Ｆの電圧レベル（4V）に固定
してコンデンサ４２の両端間に4Vを設定する。
時点t3でクロツク信号φ1Dが低レベルになつて
FET４０を非導通にし、点Ｅを浮動させる。
FET４０を非導通にし、点Ｅを浮動させる。
時点t4ではクロツク信号φ2Dが高レベルになつ
てFET４６を導通させ、電流を点Ｃに流すが、
この時点では信号φ1もまだ高レベルのため、
FET４４が導通して点Ｃの電圧は上昇しない。
てFET４６を導通させ、電流を点Ｃに流すが、
この時点では信号φ1もまだ高レベルのため、
FET４４が導通して点Ｃの電圧は上昇しない。
時点t5ではクロツク信号φ1の電圧レベルがFET
４４の導通閾値以下に降下してそのFETを非導
通にする。このため点Ｃの電圧が上昇を始める。
これがFET５０の導通閾値（約1V）に達すると、
FET５０が導通して点Ｄの電圧を接地点以下に
引下げる。この結果点Ｄの電圧が急激に10V降下
する。この電圧降下はコンデンサ５２，５４の過
渡分圧効果により点Ｂの−6.7V変化として予め
点Ｂに蓄積されている電圧に重畳される。この変
化はそのサイクルのスピル部分の終りを示し、点
Ｂの電圧を＋14.7Vから第２ａ図の入力電位ウエ
ル１４を正しく満たすに要する＋8Vレベルに戻
す。FET５０が導通すると、点Ｃの上昇電圧は
コンデンサ４２を介して点Ｅに印加され、FET
を再度導通させて点Ｂを基準電圧源３０の点Ａに
設定された8Vの基準レベルに固定する。
４４の導通閾値以下に降下してそのFETを非導
通にする。このため点Ｃの電圧が上昇を始める。
これがFET５０の導通閾値（約1V）に達すると、
FET５０が導通して点Ｄの電圧を接地点以下に
引下げる。この結果点Ｄの電圧が急激に10V降下
する。この電圧降下はコンデンサ５２，５４の過
渡分圧効果により点Ｂの−6.7V変化として予め
点Ｂに蓄積されている電圧に重畳される。この変
化はそのサイクルのスピル部分の終りを示し、点
Ｂの電圧を＋14.7Vから第２ａ図の入力電位ウエ
ル１４を正しく満たすに要する＋8Vレベルに戻
す。FET５０が導通すると、点Ｃの上昇電圧は
コンデンサ４２を介して点Ｅに印加され、FET
を再度導通させて点Ｂを基準電圧源３０の点Ａに
設定された8Vの基準レベルに固定する。
前述のように第４図のクロツク信号φ1，φ2，
φ1D，φ2Dは第５図のクロツク発生回路６０で発生
される。第５図の回路は交差結合ノアゲートフリ
ツプフロツプ６２を含み、このフリツプフロツプ
はコンデンサ６４と入力制御器６６を介して供給
されるクロツク信号に応じてクロツク信号φ1D，
φ2Dを発生する。クロツク信号φ1D，φ2Dはそれぞ
れ導電路を直列接続された同一導電型の２つの
FETを含む１対のプツシユブル回路６８，７０
の各入力に供給される。回路６８，７０の各
FET対のゲートはクロツク信号φ1D，φ2Dに応じ
て相補的に駆動され、各FET対の接続点に相補
位相のクロツク信号φ1，φ2を生ずる。プツシユ
ブル回路６８，７０は8Vの供給電圧源で付勢さ
れる。制限器６６のスイツチング閾値に対するそ
の入力の直流レベルは各クロツク信号の衝撃係数
を決めるが、クロツク信号φ1D，φ2Dの平均直流値
に応じて位相比較器７２により負帰還式に制御さ
れてそのφ1，φ2には50％の衝撃係数を与える。
φ1D，φ2Dは第５図のクロツク発生回路６０で発生
される。第５図の回路は交差結合ノアゲートフリ
ツプフロツプ６２を含み、このフリツプフロツプ
はコンデンサ６４と入力制御器６６を介して供給
されるクロツク信号に応じてクロツク信号φ1D，
φ2Dを発生する。クロツク信号φ1D，φ2Dはそれぞ
れ導電路を直列接続された同一導電型の２つの
FETを含む１対のプツシユブル回路６８，７０
の各入力に供給される。回路６８，７０の各
FET対のゲートはクロツク信号φ1D，φ2Dに応じ
て相補的に駆動され、各FET対の接続点に相補
位相のクロツク信号φ1，φ2を生ずる。プツシユ
ブル回路６８，７０は8Vの供給電圧源で付勢さ
れる。制限器６６のスイツチング閾値に対するそ
の入力の直流レベルは各クロツク信号の衝撃係数
を決めるが、クロツク信号φ1D，φ2Dの平均直流値
に応じて位相比較器７２により負帰還式に制御さ
れてそのφ1，φ2には50％の衝撃係数を与える。
上述のようにこのCCDレジスタのソース拡散
機用パルス発生器は、動作電圧レベルの低下や、
CCD基板の入力領域の電位障壁の高さに影響す
る工程変動に関係なく、適正な入力動作を保証す
る振幅の「フイル・アンド・スピル」パルスを発
生する。
機用パルス発生器は、動作電圧レベルの低下や、
CCD基板の入力領域の電位障壁の高さに影響す
る工程変動に関係なく、適正な入力動作を保証す
る振幅の「フイル・アンド・スピル」パルスを発
生する。
以上この発明をＰ型基板を用いたＮ型埋込みチ
ヤンネルCCDについて説明したが、その他の導
電型も使用し得ること、およびこの発明のパルス
発生器が表面チヤンネル型のような他のCCD構
造にも使用し得ることを理解すべきである。また
この実施例のパルス発生回路はCCDレジスタと
同じ集積回路上に製作することが好ましいが、別
の集積回路上にも、また個別回路素子を用いても
製造することができる。
ヤンネルCCDについて説明したが、その他の導
電型も使用し得ること、およびこの発明のパルス
発生器が表面チヤンネル型のような他のCCD構
造にも使用し得ることを理解すべきである。また
この実施例のパルス発生回路はCCDレジスタと
同じ集積回路上に製作することが好ましいが、別
の集積回路上にも、また個別回路素子を用いても
製造することができる。
第１図は公知のCCD入力回路の断面図、第２
ａ図および第２ｂ図は第１図の回路動作の理解を
助ける基板の電位分布を示す図、第３図はこの発
明の原理によつて構成されたパルス発生回路の回
路図、第４図は第１図のCCDと第３図の回路の
動作に用いられるクロツク信号の波形図、第５図
は第４図のクロツク信号を発生する回路の回路図
である。 １０……基板、Ｓ……ソース領域、Ｇ１……ゲ
ート電極、Ｇ２……蓄積電極、１４……電位ウエ
ル、１８……パルス源、V1N……信号源、５２，
５４……第１および第２のキヤパシタンス素子。
ａ図および第２ｂ図は第１図の回路動作の理解を
助ける基板の電位分布を示す図、第３図はこの発
明の原理によつて構成されたパルス発生回路の回
路図、第４図は第１図のCCDと第３図の回路の
動作に用いられるクロツク信号の波形図、第５図
は第４図のクロツク信号を発生する回路の回路図
である。 １０……基板、Ｓ……ソース領域、Ｇ１……ゲ
ート電極、Ｇ２……蓄積電極、１４……電位ウエ
ル、１８……パルス源、V1N……信号源、５２，
５４……第１および第２のキヤパシタンス素子。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と；ソース電極と；このソース電
極に結合された上記基板中のソース領域と；上記
基板から絶縁された蓄積電極と；この蓄積電極下
の上記基板中の電位ウエル領域と；上記蓄積電極
と上記ソース電極の間にあつて上記基板から絶縁
されたゲート電極と；を含む電荷結合装置用の入
力装置であつて、 上記ゲート電極に第１の基準電圧を供給する手
段と；上記蓄積電極に第２の基準電圧を供給する
手段と；上記ゲート電極および蓄積電極の一方に
結合された信号源と；第１の期間中第１の電圧レ
ベルのパルス信号を上記ソース電極に供給して上
記ソース領域から電荷の転送を起して上記電位ウ
エル領域を満たし、第２の期間中第２の電圧レベ
ルのパルス信号を上記ソース電極に供給して上記
電位ウエル領域から上記ソース領域に電荷の転送
を起し、上記電位ウエル領域に上記ゲート電極と
蓄積電極との間の相対電位差に依存する量の電荷
の蓄積を残すようにするパルス源と；を含み、 上記パルス源は、上記ソース電極に結合された
第１のキヤパシタンス素子と；上記第１の期間中
上記第１のキヤパシタンス素子の両端間に上記第
１の電圧レベルを設定する第１の手段と；上記第
１のキヤパシタンス素子に直列に結合され、その
結合部が上記ソース電極に結合されている第２の
キヤパシタンス素子と；上記第２の期間の始めに
上記第２のキヤパシタンス素子に電圧を供給して
その電圧を上記第１および第２のキヤパシタンス
素子間で容量的に分割し、これによつて上記第１
のキヤパシタンス素子の両端間に発生する電圧レ
ベルを上記第１の電圧レベルから上記第２の電圧
レベルに変える第２の手段と；上記第２の期間の
終りに上記第２のキヤパシタンス素子に電圧を供
給してその電圧を上記第１および第２のキヤパシ
タンス素子間で容量的に分割し、これによつて上
記第１のキヤパシタンス素子の両端間に発生する
電圧レベルを上記第２の電圧レベルから上記第１
の電圧レベルに変える第３の手段と；を含むこと
を特徴とする電荷結合装置用入力装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US394313 | 1982-07-01 | ||
| US06/394,313 US4503550A (en) | 1982-07-01 | 1982-07-01 | Dynamic CCD input source pulse generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5931063A JPS5931063A (ja) | 1984-02-18 |
| JPH035659B2 true JPH035659B2 (ja) | 1991-01-28 |
Family
ID=23558411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58120132A Granted JPS5931063A (ja) | 1982-07-01 | 1983-06-30 | 電荷結合装置用入力装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4503550A (ja) |
| JP (1) | JPS5931063A (ja) |
| KR (1) | KR910001376B1 (ja) |
| DE (1) | DE3323799A1 (ja) |
| FR (1) | FR2529703B1 (ja) |
| GB (1) | GB2123633B (ja) |
| HK (1) | HK54689A (ja) |
| IT (1) | IT1170164B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728029B2 (ja) * | 1987-05-21 | 1995-03-29 | 株式会社東芝 | 電荷転送素子 |
| JPH0821712B2 (ja) * | 1990-06-12 | 1996-03-04 | 株式会社東芝 | 電荷転送素子の入力バイアス回路 |
| JP3069373B2 (ja) * | 1990-11-28 | 2000-07-24 | 株式会社日立製作所 | 固体撮像装置の駆動方法 |
| JPH05174591A (ja) * | 1991-12-25 | 1993-07-13 | Sharp Corp | チャージポンプ回路 |
| JP3758285B2 (ja) * | 1997-03-17 | 2006-03-22 | ソニー株式会社 | 遅延回路およびそれを用いた発振回路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648181A (en) * | 1970-10-22 | 1972-03-07 | Spacetac Inc | Pulse generating circuit for producing pulses of amplitude which is a multiple of the amplitude of the source voltage |
| US3801826A (en) * | 1972-05-12 | 1974-04-02 | Teletype Corp | Input for shift registers |
| US3986198A (en) * | 1973-06-13 | 1976-10-12 | Rca Corporation | Introducing signal at low noise level to charge-coupled circuit |
| DE2430947C2 (de) * | 1974-06-27 | 1984-10-25 | Siemens AG, 1000 Berlin und 8000 München | Halbleiterspeichereinheit |
| JPS51122721A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Boosting circuit |
| US4048525A (en) * | 1975-09-02 | 1977-09-13 | General Electric Company | Output circuit for charge transfer transversal filter |
| US4194133A (en) * | 1975-09-05 | 1980-03-18 | U.S. Philips Corporation | Charge coupled circuit arrangements and devices having controlled punch-through charge introduction |
| US4035667A (en) * | 1975-12-02 | 1977-07-12 | International Business Machines Corporation | Input circuit for inserting charge packets into a charge-transfer-device |
| GB1562774A (en) * | 1976-03-26 | 1980-03-19 | Ibm | Circuits for generating sequences of signals |
| US4191896A (en) * | 1976-07-26 | 1980-03-04 | Rca Corporation | Low noise CCD input circuit |
| US4158209A (en) * | 1977-08-02 | 1979-06-12 | Rca Corporation | CCD comb filters |
| US4165541A (en) * | 1977-12-12 | 1979-08-21 | Fairchild Camera And Instrument Corporation | Serial-parallel-serial charge-coupled device memory having interlacing and ripple clocking of the parallel shift registers |
| US4165537A (en) * | 1978-08-16 | 1979-08-21 | General Electric Company | Analog charge transfer apparatus |
| EP0031583B1 (en) * | 1979-12-26 | 1988-08-17 | Kabushiki Kaisha Toshiba | A driver circuit for charge coupled device |
-
1982
- 1982-07-01 US US06/394,313 patent/US4503550A/en not_active Expired - Lifetime
-
1983
- 1983-06-27 GB GB08317408A patent/GB2123633B/en not_active Expired
- 1983-06-28 KR KR1019830002930A patent/KR910001376B1/ko not_active IP Right Cessation
- 1983-06-30 JP JP58120132A patent/JPS5931063A/ja active Granted
- 1983-06-30 FR FR8310902A patent/FR2529703B1/fr not_active Expired
- 1983-06-30 IT IT21883/83A patent/IT1170164B/it active
- 1983-07-01 DE DE19833323799 patent/DE3323799A1/de active Granted
-
1989
- 1989-07-06 HK HK546/89A patent/HK54689A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910001376B1 (ko) | 1991-03-04 |
| IT8321883A0 (it) | 1983-06-30 |
| GB8317408D0 (en) | 1983-07-27 |
| KR840005592A (ko) | 1984-11-14 |
| HK54689A (en) | 1989-07-14 |
| US4503550A (en) | 1985-03-05 |
| IT8321883A1 (it) | 1984-12-30 |
| IT1170164B (it) | 1987-06-03 |
| DE3323799A1 (de) | 1984-01-05 |
| FR2529703A1 (fr) | 1984-01-06 |
| DE3323799C2 (ja) | 1990-06-13 |
| JPS5931063A (ja) | 1984-02-18 |
| GB2123633A (en) | 1984-02-01 |
| GB2123633B (en) | 1986-04-16 |
| FR2529703B1 (fr) | 1989-11-24 |
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