JPS6142359B2 - - Google Patents
Info
- Publication number
- JPS6142359B2 JPS6142359B2 JP16488678A JP16488678A JPS6142359B2 JP S6142359 B2 JPS6142359 B2 JP S6142359B2 JP 16488678 A JP16488678 A JP 16488678A JP 16488678 A JP16488678 A JP 16488678A JP S6142359 B2 JPS6142359 B2 JP S6142359B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- potential
- mos transistor
- pulse
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000001444 catalytic combustion detection Methods 0.000 description 20
- 238000000034 method Methods 0.000 description 13
- 101000608653 Homo sapiens UbiA prenyltransferase domain-containing protein 1 Proteins 0.000 description 10
- 201000004224 Schnyder corneal dystrophy Diseases 0.000 description 10
- 102100039547 UbiA prenyltransferase domain-containing protein 1 Human genes 0.000 description 10
- 238000009826 distribution Methods 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
Landscapes
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は、電源電圧より低い任意の振幅の駆動
パルスを供給しうるMOS構造のCCD駆動装置に
関する。
パルスを供給しうるMOS構造のCCD駆動装置に
関する。
電荷結合素子(以下、CCDと略称する)の応
用は広く、イメージセンサ、アナログ遅延線、メ
モリ、フイルタ等に及んでいる。このCCDとし
ては、電荷が酸化膜と基板との界面を転送するモ
ードの表面チヤネル型の素子と基板内部を電荷が
転送されるモードの埋込みチヤネル型の素子の2
種類が考えられている。特に、前者の素子では、
酸化膜と基板との界面をキヤリアが転送するた
め、界面に捕獲準位があることや拡散で電荷が転
送する等の理由で、駆動周波数と駆動モードに応
じて転送効率の劣化が生じる。更に詳細に説明す
ると、埋込みチヤネル型の素子のように、駆動電
圧によるフリンジ電界の効果が強く働らかないた
め、電荷はほとんど拡散現象で隣接電極下へ転送
される。従つて、転送速度が速くなると電荷の取
残しが生じ、転送効率の劣化を招くことになる。
しかし、このような表面チヤネル型CCD(以
下、SCCDと略称する)では、電圧入力法と浮遊
ゲート検出法とを併用することにより入力部と検
出部の空乏層容量の違いを生じない構造にしうる
ため、優れた入出力電圧間のリニアリテイを確保
できる利点もある。また、埋込みチヤネル型の素
子の場合のように、イオン注入工程を必要としな
いため、製造工程が簡単になる等の利点もある。
かかる理由で、低周波信号(数百KHz以下)を
扱う応用分野では、このSCCDがよく用いられ
る。
用は広く、イメージセンサ、アナログ遅延線、メ
モリ、フイルタ等に及んでいる。このCCDとし
ては、電荷が酸化膜と基板との界面を転送するモ
ードの表面チヤネル型の素子と基板内部を電荷が
転送されるモードの埋込みチヤネル型の素子の2
種類が考えられている。特に、前者の素子では、
酸化膜と基板との界面をキヤリアが転送するた
め、界面に捕獲準位があることや拡散で電荷が転
送する等の理由で、駆動周波数と駆動モードに応
じて転送効率の劣化が生じる。更に詳細に説明す
ると、埋込みチヤネル型の素子のように、駆動電
圧によるフリンジ電界の効果が強く働らかないた
め、電荷はほとんど拡散現象で隣接電極下へ転送
される。従つて、転送速度が速くなると電荷の取
残しが生じ、転送効率の劣化を招くことになる。
しかし、このような表面チヤネル型CCD(以
下、SCCDと略称する)では、電圧入力法と浮遊
ゲート検出法とを併用することにより入力部と検
出部の空乏層容量の違いを生じない構造にしうる
ため、優れた入出力電圧間のリニアリテイを確保
できる利点もある。また、埋込みチヤネル型の素
子の場合のように、イオン注入工程を必要としな
いため、製造工程が簡単になる等の利点もある。
かかる理由で、低周波信号(数百KHz以下)を
扱う応用分野では、このSCCDがよく用いられ
る。
第1図は、SCCDの電極構造と表面電位の分布
を説明するための図で、第2図は、その駆動波形
の一例を示したものである。第1図において、1
1〜18は電荷の転送方向の電極列を表わし、基
板19上に酸化膜を介して設けられている。20
〜23の電位分布は、第2図に示した駆動パルス
の各時刻t1〜t4におけるSCCDの界面電位を表わ
している。第2図に示した駆動パルスと直流バイ
アスV1,V2による駆動法は、11/2相駆動法とも
いわれている。この駆動法では、直流バイアスが
V1<V2且つ、V2<φ1の振幅V1H<φ2の振幅
V2Hに設定されて、信号に応じた電荷が取り残し
なく転送されるようなモードで動作する。直流バ
イアスV1,V2は、夫々11と15,12と16
の電極に供給されて、電荷の無いときの11と1
2,15と16の電極下の表面電位を一定に保
つ。また、駆動パルスφ1,φ2は、夫々13と
17,14と18の各電極に与えられ、直流バイ
アスV1,V2の供給される電極下よりも深い電位
分布に設定することにより信号電荷を一時蓄積す
るモードで動作させる。時刻t1では、φ1=V1
H、φ2=V2Hの駆動パルスが供給されるため、
20に示す電位分布となる。今、電位の最も深い
電極φ2のうち、14の電極下に信号電荷qsが
蓄えられているとすると、時刻t2ではφ1がOV
に下がるため14の電極に隣接する電極13下の
電位は最も浅くなり、21に示す電位分布に変わ
る。時刻t3になると、φ2もOVに遷移するた
め、14の電極下の電位も浅くなり、電荷は隣り
の電極15の下の界面を通つて16の電極下へ移
される。この場合、φ2の立下り時間を50に示
すように長くして、バリアの電位(最も浅い電
位)を与える13の電極下を通つて電荷が逆流し
ないようにすることが可能である。時刻t3では、
22に示す電位分布となり、qsは16の電極下
に蓄積されている。時刻t4に移ると、φ1,φ2
が同時に高レベルになるため、16の電極下に存
在した電荷qsは、17の電極下の界面を通つて
18の電極下に蓄積されるようになる。このよう
な駆動モードで動作するSCCDでは、2相駆動の
場合のようなバリア電位形成用のイオン注入が不
用である。4相駆動の場合におけるように多くの
駆動パルスを必要としない等の利点を持つてい
る。しかし、これまでの説明で明らかなようにφ
1のパルスとしてφ2のパルス振幅V2Hよりも十
分低い電圧振幅を有するパルスを供給しなければ
ならない。このφ1のパルス振幅V1HはV1とV2
の電位差V2−V1と同程度に、φ2のパルス振幅
V2Hよりも低くなければならない。もしも、V2H
−V1Hが小さければ、最大蓄積電荷量が低下する
ため、SCCDデバイスのダイナミツクレンジを低
下させたり、S/Nを劣化させたりすることにな
る。このように、φ1の振幅をV2Hよりも十分低
い値に設定するための方法として、φ2のパルス
を発生するドライブ回路の電源とは別に低い電圧
を供給しうる電源をも供給するのが従来の一般的
な方法であつた。SCCDのチツプ上にCCDの動作
に必要なパルスを供給する周辺回路をオンチツプ
IC化する事を想定すると、装置のシステム側か
らみた使い易さ、経済性を考慮しても外部供給電
源数を多くすることは好ましくない。第3図は、
従来から用いられているφ1,φ2の駆動パルス
を供給するためのSCCD駆動回路を示したもので
ある。φ1パルス供給用のドライブ回路電源とφ
2パルス供給用ドライブ回路電源とは異なり、
別々にそれぞれのドライブ回路用の電源VDを供
給しなければならない。但し、回路構成は同図に
示したものが共通に用いられる。同図において、
30はデプレツシヨンMOSトランジスタ、31
〜33はエンハンスメントMOSトランジスタで
ある。同図において、30と31で構成される回
路がEDインバータであり、32と33で構成さ
れる回路がプツシユプル回路である。従つて、入
力パルスViが反転されたV1のパルスとViのパル
スとで制御されたプツシユプル回路が、出力端子
V0に大きな駆動電流を供給して負荷容量(SCCD
の一相当りの電極容量)C0の充放電を行う。こ
のような回路構成では、V1の電圧がVDに等しい
電圧まで上昇しうるため、出力パルスの振幅は
MOSトランジスタ32の閾値電圧VTで決まる値
VD−VTに設定される。このVTは、MOSトラン
ジスタのゲート酸化膜下に不純物イオンを注入す
ることによりある程度制御することが可能である
が、極度に高濃度のイオンをドーズすると見かけ
上の基板濃度が上昇し、電子移動の低下、ドレイ
ン耐圧の低下等の問題が生じる。このため、VT
の制御電圧範囲は、高々2〜3V程度と考えられ
る。φ2のパルス供給用に第3図の回路構成を用
いて得られる最大振幅は、高々VD−V′T(V′T〓
1V)しかならない。この場合、MOSトランジス
タ32のゲート酸化膜下へ不純物イオンを注入し
ないことを想定しており、このような状態で上記
の最大振幅が得られる。他方、φ1のパルス供給
用に第3図の回路構成を用い、MOSトランジス
タ32のVTを上げるための不純物イオンをドー
ズしても前述の如くVD−VT(VTは高々2〜
3V)の振幅までしか下がらない。従つて、φ1
とφ2のパルス振幅の差は、VT−V′Tに等し
く、せいぜい2V程度の電位差にしかならない。
このような駆動パルスでは、広いダイナミツクレ
ンジを得ることが困難である。そこで最も単純に
考えられた方法は、φ1,φ2パルス供給用の回
路の電源電圧を別々に供給することである。即
ち、φ1,φ2ドライブ回路の各々の電源電圧
を、夫々VD,V′Dとすれば、パルス振幅の差は
VD−VT−(V′D−VT)=VD−V′Dに等しいた
め、外部供給電源電圧を適当に設定することによ
り所望のパルス動作が得られるが、前述の如く、
外部所要電源数が増えるという欠点があつた。
を説明するための図で、第2図は、その駆動波形
の一例を示したものである。第1図において、1
1〜18は電荷の転送方向の電極列を表わし、基
板19上に酸化膜を介して設けられている。20
〜23の電位分布は、第2図に示した駆動パルス
の各時刻t1〜t4におけるSCCDの界面電位を表わ
している。第2図に示した駆動パルスと直流バイ
アスV1,V2による駆動法は、11/2相駆動法とも
いわれている。この駆動法では、直流バイアスが
V1<V2且つ、V2<φ1の振幅V1H<φ2の振幅
V2Hに設定されて、信号に応じた電荷が取り残し
なく転送されるようなモードで動作する。直流バ
イアスV1,V2は、夫々11と15,12と16
の電極に供給されて、電荷の無いときの11と1
2,15と16の電極下の表面電位を一定に保
つ。また、駆動パルスφ1,φ2は、夫々13と
17,14と18の各電極に与えられ、直流バイ
アスV1,V2の供給される電極下よりも深い電位
分布に設定することにより信号電荷を一時蓄積す
るモードで動作させる。時刻t1では、φ1=V1
H、φ2=V2Hの駆動パルスが供給されるため、
20に示す電位分布となる。今、電位の最も深い
電極φ2のうち、14の電極下に信号電荷qsが
蓄えられているとすると、時刻t2ではφ1がOV
に下がるため14の電極に隣接する電極13下の
電位は最も浅くなり、21に示す電位分布に変わ
る。時刻t3になると、φ2もOVに遷移するた
め、14の電極下の電位も浅くなり、電荷は隣り
の電極15の下の界面を通つて16の電極下へ移
される。この場合、φ2の立下り時間を50に示
すように長くして、バリアの電位(最も浅い電
位)を与える13の電極下を通つて電荷が逆流し
ないようにすることが可能である。時刻t3では、
22に示す電位分布となり、qsは16の電極下
に蓄積されている。時刻t4に移ると、φ1,φ2
が同時に高レベルになるため、16の電極下に存
在した電荷qsは、17の電極下の界面を通つて
18の電極下に蓄積されるようになる。このよう
な駆動モードで動作するSCCDでは、2相駆動の
場合のようなバリア電位形成用のイオン注入が不
用である。4相駆動の場合におけるように多くの
駆動パルスを必要としない等の利点を持つてい
る。しかし、これまでの説明で明らかなようにφ
1のパルスとしてφ2のパルス振幅V2Hよりも十
分低い電圧振幅を有するパルスを供給しなければ
ならない。このφ1のパルス振幅V1HはV1とV2
の電位差V2−V1と同程度に、φ2のパルス振幅
V2Hよりも低くなければならない。もしも、V2H
−V1Hが小さければ、最大蓄積電荷量が低下する
ため、SCCDデバイスのダイナミツクレンジを低
下させたり、S/Nを劣化させたりすることにな
る。このように、φ1の振幅をV2Hよりも十分低
い値に設定するための方法として、φ2のパルス
を発生するドライブ回路の電源とは別に低い電圧
を供給しうる電源をも供給するのが従来の一般的
な方法であつた。SCCDのチツプ上にCCDの動作
に必要なパルスを供給する周辺回路をオンチツプ
IC化する事を想定すると、装置のシステム側か
らみた使い易さ、経済性を考慮しても外部供給電
源数を多くすることは好ましくない。第3図は、
従来から用いられているφ1,φ2の駆動パルス
を供給するためのSCCD駆動回路を示したもので
ある。φ1パルス供給用のドライブ回路電源とφ
2パルス供給用ドライブ回路電源とは異なり、
別々にそれぞれのドライブ回路用の電源VDを供
給しなければならない。但し、回路構成は同図に
示したものが共通に用いられる。同図において、
30はデプレツシヨンMOSトランジスタ、31
〜33はエンハンスメントMOSトランジスタで
ある。同図において、30と31で構成される回
路がEDインバータであり、32と33で構成さ
れる回路がプツシユプル回路である。従つて、入
力パルスViが反転されたV1のパルスとViのパル
スとで制御されたプツシユプル回路が、出力端子
V0に大きな駆動電流を供給して負荷容量(SCCD
の一相当りの電極容量)C0の充放電を行う。こ
のような回路構成では、V1の電圧がVDに等しい
電圧まで上昇しうるため、出力パルスの振幅は
MOSトランジスタ32の閾値電圧VTで決まる値
VD−VTに設定される。このVTは、MOSトラン
ジスタのゲート酸化膜下に不純物イオンを注入す
ることによりある程度制御することが可能である
が、極度に高濃度のイオンをドーズすると見かけ
上の基板濃度が上昇し、電子移動の低下、ドレイ
ン耐圧の低下等の問題が生じる。このため、VT
の制御電圧範囲は、高々2〜3V程度と考えられ
る。φ2のパルス供給用に第3図の回路構成を用
いて得られる最大振幅は、高々VD−V′T(V′T〓
1V)しかならない。この場合、MOSトランジス
タ32のゲート酸化膜下へ不純物イオンを注入し
ないことを想定しており、このような状態で上記
の最大振幅が得られる。他方、φ1のパルス供給
用に第3図の回路構成を用い、MOSトランジス
タ32のVTを上げるための不純物イオンをドー
ズしても前述の如くVD−VT(VTは高々2〜
3V)の振幅までしか下がらない。従つて、φ1
とφ2のパルス振幅の差は、VT−V′Tに等し
く、せいぜい2V程度の電位差にしかならない。
このような駆動パルスでは、広いダイナミツクレ
ンジを得ることが困難である。そこで最も単純に
考えられた方法は、φ1,φ2パルス供給用の回
路の電源電圧を別々に供給することである。即
ち、φ1,φ2ドライブ回路の各々の電源電圧
を、夫々VD,V′Dとすれば、パルス振幅の差は
VD−VT−(V′D−VT)=VD−V′Dに等しいた
め、外部供給電源電圧を適当に設定することによ
り所望のパルス動作が得られるが、前述の如く、
外部所要電源数が増えるという欠点があつた。
本発明の目的は、上記欠点を除去せしめた
CCD駆動装置を提供することにある。
CCD駆動装置を提供することにある。
本発明によれば、半導体基板上にIC化される
MOS構造のCCD駆動装置であつて、容量性負荷
を駆動するブートストラツプ回路と前記ブートス
トラツプ回路の負荷MOSトランジスタのスイツ
チング用パルスを供給するEDインバータ回路と
電圧デバイダ回路とを備え、前記電圧デイバイダ
回路が電源と接地端子間に設けられ、該電圧デイ
バイダ回路の出力をゲートに供給するように接続
したMOSトランジスタが電源と前記EDインバー
タ回路の負荷MOSトランジスタとの間に設けら
れてなり、かつ前記EDインバータ回路の出力部
にダミーの浮遊容量を負荷せしめて、前記電圧デ
イバイダ回路の定数が決まる任意振幅の出力パル
スが得られるように構成されたことを特徴とする
CCD駆動装置が得られる。
MOS構造のCCD駆動装置であつて、容量性負荷
を駆動するブートストラツプ回路と前記ブートス
トラツプ回路の負荷MOSトランジスタのスイツ
チング用パルスを供給するEDインバータ回路と
電圧デバイダ回路とを備え、前記電圧デイバイダ
回路が電源と接地端子間に設けられ、該電圧デイ
バイダ回路の出力をゲートに供給するように接続
したMOSトランジスタが電源と前記EDインバー
タ回路の負荷MOSトランジスタとの間に設けら
れてなり、かつ前記EDインバータ回路の出力部
にダミーの浮遊容量を負荷せしめて、前記電圧デ
イバイダ回路の定数が決まる任意振幅の出力パル
スが得られるように構成されたことを特徴とする
CCD駆動装置が得られる。
以下、図面を参照しつつ本発明を詳細に説明す
る。
る。
第4図は本発明のCCD駆動装置の一実施例を
示す。同図において第3図に示すものと同一記号
及び同一番号は同一構成要素を表わす。また、本
実施例の説明では、便宜上P形Si基板上にIC化
されるnチヤンネルMOSトランジスタを用いた
例により説明するが、pチヤンネルのMOSトラ
ンジスタに適用できることは言うまでもない。ま
た、半導体基板としては、CCDやMOSを構成し
うる物質であればどのような物質を用いてもよ
い。
示す。同図において第3図に示すものと同一記号
及び同一番号は同一構成要素を表わす。また、本
実施例の説明では、便宜上P形Si基板上にIC化
されるnチヤンネルMOSトランジスタを用いた
例により説明するが、pチヤンネルのMOSトラ
ンジスタに適用できることは言うまでもない。ま
た、半導体基板としては、CCDやMOSを構成し
うる物質であればどのような物質を用いてもよ
い。
本発明になる実施例の従来回路構成と異なる点
は、34と35のMOSトランジスタからなる電
圧デイバイダ回路及び電源VDと30,31の
MOSトランジスタからなるEDインバータ回路と
の間にMOSトランジスタ36を設けたこと、ダ
ミーの浮遊容量をEDインバータ回路の出力端子
V2と接地端子40の間に設けたことである。か
かる回路構成をとることにより出力端子V0の振
幅を電源電圧VDより低い任意の値に設定でき
る。かかる動作について第5図に示す本発明の
CCD駆動装置の動作波形を用いて説明する。3
4と35のMOSトランジスタは、夫々ドレイン
とゲートを電源VD、MOSトランジスタ34のソ
ースに接続してなる電圧デイバイダ回路を構成
し、その出力端子VAから2つのMOSトランジス
タ34,35のインピーダンス比で決まる固定電
圧VAを供給する。34と35のMOSトランジス
タとしては、ゲート酸化膜下のチヤネル部にVT
を上げるための不純物イオンがドーズされたも
の、あるいは全くドーズされない弱いデプレツシ
ヨン型のMOSトランジスタを用いても差しつか
えない。VAの端子電圧は、主にこれらのイオン
ドーズ量と各々のMOSトランジスタのチヤネル
幅/チヤネル長(W/L)を変えることによつて
所望の値に設定される。適当な直流電圧に設定さ
れたVAの電圧は、ドレイン端子を電源部に、ソ
ース端子をEDインバータ回路の構成要素である
デプレツシヨンMOSトランジスタ30のドレイ
ン部VBに接続されたMOSトランジスタ36のゲ
ート電極部へ負荷される。ここに、MOSトラン
ジスタ36はエンハンスメントMOSトランジス
タ(以下、E−MOSTと略称する)、デプレツシ
ヨンMOSトランジスタ(以下、D−MOSTと略
称する)のどちらのタイプであつても差しつかえ
ない。
は、34と35のMOSトランジスタからなる電
圧デイバイダ回路及び電源VDと30,31の
MOSトランジスタからなるEDインバータ回路と
の間にMOSトランジスタ36を設けたこと、ダ
ミーの浮遊容量をEDインバータ回路の出力端子
V2と接地端子40の間に設けたことである。か
かる回路構成をとることにより出力端子V0の振
幅を電源電圧VDより低い任意の値に設定でき
る。かかる動作について第5図に示す本発明の
CCD駆動装置の動作波形を用いて説明する。3
4と35のMOSトランジスタは、夫々ドレイン
とゲートを電源VD、MOSトランジスタ34のソ
ースに接続してなる電圧デイバイダ回路を構成
し、その出力端子VAから2つのMOSトランジス
タ34,35のインピーダンス比で決まる固定電
圧VAを供給する。34と35のMOSトランジス
タとしては、ゲート酸化膜下のチヤネル部にVT
を上げるための不純物イオンがドーズされたも
の、あるいは全くドーズされない弱いデプレツシ
ヨン型のMOSトランジスタを用いても差しつか
えない。VAの端子電圧は、主にこれらのイオン
ドーズ量と各々のMOSトランジスタのチヤネル
幅/チヤネル長(W/L)を変えることによつて
所望の値に設定される。適当な直流電圧に設定さ
れたVAの電圧は、ドレイン端子を電源部に、ソ
ース端子をEDインバータ回路の構成要素である
デプレツシヨンMOSトランジスタ30のドレイ
ン部VBに接続されたMOSトランジスタ36のゲ
ート電極部へ負荷される。ここに、MOSトラン
ジスタ36はエンハンスメントMOSトランジス
タ(以下、E−MOSTと略称する)、デプレツシ
ヨンMOSトランジスタ(以下、D−MOSTと略
称する)のどちらのタイプであつても差しつかえ
ない。
今、第5図に示す如く入力パルスViが高レベ
ルの状態にあるとき、EDインバータ回路の出力
V2及びブートストラツプ回路(この回路は従来
のプツシユプル回路の構成と同じだが、ここでは
ゲート電位が電源電位以上に上昇しうるため、ブ
ートストラツプ回路と称する)の出力端子V0の
電位はいずれも約OVの低レベルに設定されてい
る。このとき、エンハンスメントMOSトランジ
スタ31とデプレツシヨンMOSトランジスタ3
0とMOSトランジスタ36の各々のインピーダ
ンスの比に対応して、MOST36のソース電位
VBが定まる。次に、第5図に示す如く入力パル
スViが高レベルから低レベルに遷移すると、E
−MOST31と33は共にカツトオフ状態に変
わる。なぜなら、E−MOSTは、通常ボロン等
の不純物イオンが半導体基板表面のゲート酸化膜
下にドーズされて約1V程度の閾値電圧に設定さ
れているため、ゲート電位がOVの時にはMOSト
ランジスタのドレイン・ソース間の電流の流れは
全くないからである。従つて、EDインバータ回
路の出力V2とE−MOST32,33より構成さ
れるブートストラツプ回路の出力V0の電位は、
電源VDからの電流の供給を受けて上昇し始め
る。
ルの状態にあるとき、EDインバータ回路の出力
V2及びブートストラツプ回路(この回路は従来
のプツシユプル回路の構成と同じだが、ここでは
ゲート電位が電源電位以上に上昇しうるため、ブ
ートストラツプ回路と称する)の出力端子V0の
電位はいずれも約OVの低レベルに設定されてい
る。このとき、エンハンスメントMOSトランジ
スタ31とデプレツシヨンMOSトランジスタ3
0とMOSトランジスタ36の各々のインピーダ
ンスの比に対応して、MOST36のソース電位
VBが定まる。次に、第5図に示す如く入力パル
スViが高レベルから低レベルに遷移すると、E
−MOST31と33は共にカツトオフ状態に変
わる。なぜなら、E−MOSTは、通常ボロン等
の不純物イオンが半導体基板表面のゲート酸化膜
下にドーズされて約1V程度の閾値電圧に設定さ
れているため、ゲート電位がOVの時にはMOSト
ランジスタのドレイン・ソース間の電流の流れは
全くないからである。従つて、EDインバータ回
路の出力V2とE−MOST32,33より構成さ
れるブートストラツプ回路の出力V0の電位は、
電源VDからの電流の供給を受けて上昇し始め
る。
ここで、EDインバータ回路の出力V2の立上り
時間trが容量性負荷C0を充電するブートストラ
ツプ回路の出力V0の立上り時間trよりも速い場
合には(状態52)、V2の電位上昇の速度がV0の
それよりも速いため、ブートストラツプ回路の構
成要素である負荷MOSトランジスタ32のゲー
ト・ソース間の容量CBに、V2−V0に相当して
除々に増大するバイアス電圧が印加される。
MOSトランジスタ36のインピーダンスは、V2
の電位上昇に伴い基板バイアス効果により高くな
るため、VBの端子電位はVAのゲート電位から
MOSトランジスタ36のVTだけ低い電位VA−
VTに定まらず、VA−VT以上の高電位に達す
る。また、V2が高レベルに遷移するに伴い、D
−MOST30のデプレツシヨン特性からVBとV2
の電位は等しくなる。一方CBに蓄えられたバイ
アス電圧は放電し得ないため、ブート効果により
V0の電位上昇と共にV2の電位もVA−2VT以上の
高いV22まで上昇しうることになる。この場合、
V0の上昇速度は55に示す如くブート効果で速
められる。V0の電位は、時刻t1におけるV2とV0
の電位差:VA−VT−V0がE−MOST32のソ
ース端子V0の電位上昇に伴う基板バイアス効果
により定まるVTに等しくなる電位V02まで上昇す
る。但し、時刻t1は、V2の電位がVAの電圧から
E−MOST36のVT降下分低いレベルに達した
ときを示す。
時間trが容量性負荷C0を充電するブートストラ
ツプ回路の出力V0の立上り時間trよりも速い場
合には(状態52)、V2の電位上昇の速度がV0の
それよりも速いため、ブートストラツプ回路の構
成要素である負荷MOSトランジスタ32のゲー
ト・ソース間の容量CBに、V2−V0に相当して
除々に増大するバイアス電圧が印加される。
MOSトランジスタ36のインピーダンスは、V2
の電位上昇に伴い基板バイアス効果により高くな
るため、VBの端子電位はVAのゲート電位から
MOSトランジスタ36のVTだけ低い電位VA−
VTに定まらず、VA−VT以上の高電位に達す
る。また、V2が高レベルに遷移するに伴い、D
−MOST30のデプレツシヨン特性からVBとV2
の電位は等しくなる。一方CBに蓄えられたバイ
アス電圧は放電し得ないため、ブート効果により
V0の電位上昇と共にV2の電位もVA−2VT以上の
高いV22まで上昇しうることになる。この場合、
V0の上昇速度は55に示す如くブート効果で速
められる。V0の電位は、時刻t1におけるV2とV0
の電位差:VA−VT−V0がE−MOST32のソ
ース端子V0の電位上昇に伴う基板バイアス効果
により定まるVTに等しくなる電位V02まで上昇す
る。但し、時刻t1は、V2の電位がVAの電圧から
E−MOST36のVT降下分低いレベルに達した
ときを示す。
逆に、EDインバータ回路の出力V2の立上り状
態が53に示すようにV0の立上り状態よりも遅
い場合には、V0の電位はV2よりもE−MOST3
2の閾値電圧VT分だけ低い電位にとどまるた
め、V0がVA−2VTの電位まで上昇しない以前
に、入力Viが高レベルに遷移し、V0を低レベル
に移すタイミングに入る。従つて、V2の電位は
V23にまでしか立上らず、出力パルスV0はV2の遅
い立上り状態に依存して56に示すように徐々に
上昇し、V03の電位レベルまでしか上昇しないこ
とになる。
態が53に示すようにV0の立上り状態よりも遅
い場合には、V0の電位はV2よりもE−MOST3
2の閾値電圧VT分だけ低い電位にとどまるた
め、V0がVA−2VTの電位まで上昇しない以前
に、入力Viが高レベルに遷移し、V0を低レベル
に移すタイミングに入る。従つて、V2の電位は
V23にまでしか立上らず、出力パルスV0はV2の遅
い立上り状態に依存して56に示すように徐々に
上昇し、V03の電位レベルまでしか上昇しないこ
とになる。
前述の説明からわかるように、ブートストラツ
プ回路の出力電位は、EDインバータ回路の出力
V2の立上り時間を適当に制御することにより変
えられる。しかしV0の電位は、電圧デイバイダ
回路の出力電圧VAの関数でもあるから、VAを適
度に設定しても変えられることがわかる。ここで
は、このような方法を用いた例について述べる。
この場合には、V0の電位をVA−2VTになるよう
に設定するのが設計方法として容易に達成できる
方法である。このような電位は、V2とV0のパル
スの立上り時間が等しい場合に得られ、前述の説
明から容易に理解される。即ち、V2とV0のtrが
等しくなるようにD−MOST30のMOSトラン
ジスタ定数W/Lや浮遊容量Cdを選べば、V0の
立上り状態54に追従して、V2の電位も51に
示すように常時V2−V0≒VTであるような電位関
係を維持しながら上昇する。このときには、E−
MOST32のゲート・ソース間には、一定の電
圧(≒VT)が印加されているから、V2がVA−
VTの電位に達したとき(V21=VA−VT)出力
V0に負荷される容量C0の充電は終わり、E−
MOST32に流れるドレイン電流はなくなる。
従つて、この場合の出力V0の電位はV0≒VA−
2VT=V01に等しくなる。電圧デイバイダ回路を
構成するMOSトランジスタ34と35のW/L
の比を制御することにより、任意にVAを定める
ことができるため、V0電位も任意の電位レベル
に設定できる。
プ回路の出力電位は、EDインバータ回路の出力
V2の立上り時間を適当に制御することにより変
えられる。しかしV0の電位は、電圧デイバイダ
回路の出力電圧VAの関数でもあるから、VAを適
度に設定しても変えられることがわかる。ここで
は、このような方法を用いた例について述べる。
この場合には、V0の電位をVA−2VTになるよう
に設定するのが設計方法として容易に達成できる
方法である。このような電位は、V2とV0のパル
スの立上り時間が等しい場合に得られ、前述の説
明から容易に理解される。即ち、V2とV0のtrが
等しくなるようにD−MOST30のMOSトラン
ジスタ定数W/Lや浮遊容量Cdを選べば、V0の
立上り状態54に追従して、V2の電位も51に
示すように常時V2−V0≒VTであるような電位関
係を維持しながら上昇する。このときには、E−
MOST32のゲート・ソース間には、一定の電
圧(≒VT)が印加されているから、V2がVA−
VTの電位に達したとき(V21=VA−VT)出力
V0に負荷される容量C0の充電は終わり、E−
MOST32に流れるドレイン電流はなくなる。
従つて、この場合の出力V0の電位はV0≒VA−
2VT=V01に等しくなる。電圧デイバイダ回路を
構成するMOSトランジスタ34と35のW/L
の比を制御することにより、任意にVAを定める
ことができるため、V0電位も任意の電位レベル
に設定できる。
上述の如く出力V0の電位を適当なレベルに設
定するためには、V2とV0のパルスの立上り時間
trを等しく設定しなければならないが、このた
めの最も容易な方法は、EDインバータ回路の出
力端子V2と接地端子40の間の浮遊容量Cdを変
えることである。このCdとしては、MOST3
0,31のソース・ドレイン部拡散容量とE−
MOST32のゲートへパルスを供給するために
伸長する導電層の浮遊容量とがある。一般に、こ
れらの値は小さいので、本発明の回路構成では
V2の立上り時間がV0のそれよりも速くなる特性
を示し、出力電圧V0としてV02に近い値を示す。
そこで、V2の端子に浮遊容量をダミーに設ける
ことにより、V2の立上り時間を制御しうること
が可能である。このダミー容量は、Pply−Siと
Al、Pply−SiとPply−Si、Alとn+拡散層、Pply
−Siとn+拡散層、Pply−SiとSi基板界面に形成
される反転層、Alと反転層等の間に形成される
薄い酸化膜厚で決まる容量で与えられ、Siゲー
トのプロセスで容易に実施可能である。かかるダ
ミー容量を付加することによつて、V2とV0のパ
ルス立上り時間を等しくすることは容易に実施で
きる。
定するためには、V2とV0のパルスの立上り時間
trを等しく設定しなければならないが、このた
めの最も容易な方法は、EDインバータ回路の出
力端子V2と接地端子40の間の浮遊容量Cdを変
えることである。このCdとしては、MOST3
0,31のソース・ドレイン部拡散容量とE−
MOST32のゲートへパルスを供給するために
伸長する導電層の浮遊容量とがある。一般に、こ
れらの値は小さいので、本発明の回路構成では
V2の立上り時間がV0のそれよりも速くなる特性
を示し、出力電圧V0としてV02に近い値を示す。
そこで、V2の端子に浮遊容量をダミーに設ける
ことにより、V2の立上り時間を制御しうること
が可能である。このダミー容量は、Pply−Siと
Al、Pply−SiとPply−Si、Alとn+拡散層、Pply
−Siとn+拡散層、Pply−SiとSi基板界面に形成
される反転層、Alと反転層等の間に形成される
薄い酸化膜厚で決まる容量で与えられ、Siゲー
トのプロセスで容易に実施可能である。かかるダ
ミー容量を付加することによつて、V2とV0のパ
ルス立上り時間を等しくすることは容易に実施で
きる。
上記の如く、任意に設定された振幅の出力パル
スが得られるため、本発明の回路構成は、第1図
に示したようなCCDの1 1/2相駆動に最適であ
る。特に、φ1パルス用に本発明の回路構成を用
いれば、φ1の振幅V1Hを任意に決定できるか
ら、CCDのダイナミツクレンジとして大きな値
が得られる電位レベルに容易に設定することが可
能である。従つて、広いダイナミツクレンジが得
られることから、アナログ信号に対するリニアリ
テイの良い動作範囲を用いることも容易となる。
さらに、転送効率の良否が駆動波形に大きく依存
する表面チヤネルCCDでは、特にパルスの立下
り時間を遅くすることが好ましいと考えられてい
るが、このような設定も本発明の回路では容易で
ある。かかる波形により駆動すると、拡散現象で
転送される電荷の取残しが少なくなる。このよう
にパルスの立下り時間を大きくするためには、ブ
ートストラツプ回路を構成するドライブMOSト
ランジスタ33の定数W/Lを小さく設定すれば
よく、容易に制御できる。また、出力パルスV0
の立上り時間を変えたい場合には、E−MOST
32の定数W/Lを変えればよく、それに伴い付
加するダミー容量を適度に変えれば所望の振幅が
得られる。この様に、本発明の回路は、パルス波
形の状態を制御するのに最適な構成であり、特に
電圧振幅を制御できる点に大きな特徴がある。本
発明の回路を用いれば、外部電源も1個で済み、
システムの複雑性を生じない。
スが得られるため、本発明の回路構成は、第1図
に示したようなCCDの1 1/2相駆動に最適であ
る。特に、φ1パルス用に本発明の回路構成を用
いれば、φ1の振幅V1Hを任意に決定できるか
ら、CCDのダイナミツクレンジとして大きな値
が得られる電位レベルに容易に設定することが可
能である。従つて、広いダイナミツクレンジが得
られることから、アナログ信号に対するリニアリ
テイの良い動作範囲を用いることも容易となる。
さらに、転送効率の良否が駆動波形に大きく依存
する表面チヤネルCCDでは、特にパルスの立下
り時間を遅くすることが好ましいと考えられてい
るが、このような設定も本発明の回路では容易で
ある。かかる波形により駆動すると、拡散現象で
転送される電荷の取残しが少なくなる。このよう
にパルスの立下り時間を大きくするためには、ブ
ートストラツプ回路を構成するドライブMOSト
ランジスタ33の定数W/Lを小さく設定すれば
よく、容易に制御できる。また、出力パルスV0
の立上り時間を変えたい場合には、E−MOST
32の定数W/Lを変えればよく、それに伴い付
加するダミー容量を適度に変えれば所望の振幅が
得られる。この様に、本発明の回路は、パルス波
形の状態を制御するのに最適な構成であり、特に
電圧振幅を制御できる点に大きな特徴がある。本
発明の回路を用いれば、外部電源も1個で済み、
システムの複雑性を生じない。
以上の説明から明らかなように、本発明を用い
れば単一電源を用いるだけで所望のの任意振幅の
パルスが得られる。特に、本発明の回路は、
SCCDの1 1/2相駆動における低い振幅のパルス
を供給するために好ましい構成である。さらに、
本発明は通常のMOS工程で試作できるMOS構造
であるから、CCDの工程に組入れてオンチツプ
IC化することが容易にできる。また、本発明の
CCD駆動装置をMOS構造のROMやRAMあるい
はランダムロジツク等のLSIと同一チツプ上にIC
化することも可能である。
れば単一電源を用いるだけで所望のの任意振幅の
パルスが得られる。特に、本発明の回路は、
SCCDの1 1/2相駆動における低い振幅のパルス
を供給するために好ましい構成である。さらに、
本発明は通常のMOS工程で試作できるMOS構造
であるから、CCDの工程に組入れてオンチツプ
IC化することが容易にできる。また、本発明の
CCD駆動装置をMOS構造のROMやRAMあるい
はランダムロジツク等のLSIと同一チツプ上にIC
化することも可能である。
第1図は表面チヤネルCCDの構造と表面電位
分布を説明するための図、第2図は第1図を説明
するための駆動波形図、第3図は従来の駆動装置
を示す図、第4図は本発明のCCD駆動装置の一
実施例を示す図、第5図は前記本発明のCCD駆
動装置の動作波形を示す図である。 図において、11〜18:電極列、19:半導
体基板、20〜23:表面電位分布、50:パル
ス波形、30:デプレツシヨンMOSトランジス
タ、31〜35:エンハンスメントMOSトラン
ジスタ、36:MOSトランジスタ、40:接地
端子、51〜57:パルス波形。
分布を説明するための図、第2図は第1図を説明
するための駆動波形図、第3図は従来の駆動装置
を示す図、第4図は本発明のCCD駆動装置の一
実施例を示す図、第5図は前記本発明のCCD駆
動装置の動作波形を示す図である。 図において、11〜18:電極列、19:半導
体基板、20〜23:表面電位分布、50:パル
ス波形、30:デプレツシヨンMOSトランジス
タ、31〜35:エンハンスメントMOSトラン
ジスタ、36:MOSトランジスタ、40:接地
端子、51〜57:パルス波形。
Claims (1)
- 1 半導体基板上にIC化されるMOS構造のCCD
駆動装置であつて、容量性負荷を駆動するブート
ストラツプ回路と前記ブートストラツプ回路の負
荷MOSトランジスタのスイツチング用パルスを
供給するEDインバータ回路と電圧デイバイダ回
路とを備え、前記電圧デイバイダ回路が電源と接
地端子間に設けられ、該電圧デイバイダ回路の出
力をゲートに供給するように接続したMOSトラ
ンジスタが電源と前記EDインバータ回路の負荷
MOSトランジスタとの間に設けられてなり、か
つ前記EDインバータ回路の出力部にダミーの浮
遊容量を負荷せしめて、前記電圧デイバイダ回路
の定数で決まる任意振幅の出力パルスが得られる
ように構成されたことを特徴とするCCD駆動装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16488678A JPS5589993A (en) | 1978-12-27 | 1978-12-27 | Ccd drive unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16488678A JPS5589993A (en) | 1978-12-27 | 1978-12-27 | Ccd drive unit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5589993A JPS5589993A (en) | 1980-07-08 |
JPS6142359B2 true JPS6142359B2 (ja) | 1986-09-20 |
Family
ID=15801754
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16488678A Granted JPS5589993A (en) | 1978-12-27 | 1978-12-27 | Ccd drive unit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5589993A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62139862U (ja) * | 1986-02-28 | 1987-09-03 |
-
1978
- 1978-12-27 JP JP16488678A patent/JPS5589993A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62139862U (ja) * | 1986-02-28 | 1987-09-03 |
Also Published As
Publication number | Publication date |
---|---|
JPS5589993A (en) | 1980-07-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0678970B1 (en) | Semiconductor booster circuit | |
US4321661A (en) | Apparatus for charging a capacitor | |
US6201761B1 (en) | Field effect transistor with controlled body bias | |
EP0756328B1 (en) | Non-volatile two transistor memory cell having one single polysilicon gate | |
JPS6233751B2 (ja) | ||
EP0280097B1 (en) | Charge transfer device with booster circuit | |
US4468576A (en) | Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics | |
JPS6249991B2 (ja) | ||
EP0244889B1 (en) | Ccd input circuit | |
JPH05243493A (ja) | 昇圧節点を有する集積回路 | |
US3922567A (en) | Integrated IGFET bucket-brigade circuit | |
JPS6142359B2 (ja) | ||
JPS6143799B2 (ja) | ||
JPS6222459B2 (ja) | ||
US4503550A (en) | Dynamic CCD input source pulse generating circuit | |
JPH07298607A (ja) | 半導体昇圧回路 | |
EP0013117B1 (en) | A mos dynamic logic circuit | |
JP3569354B2 (ja) | 半導体昇圧回路 | |
JPH0549238A (ja) | 半導体装置 | |
JPH03123037A (ja) | 電荷転送装置 | |
JPS60253254A (ja) | Mosトランジスタ閾値の自動設定装置 | |
JPH0263299B2 (ja) | ||
JPH07192464A (ja) | ブートストラップ回路 | |
KR810001711B1 (ko) | 선형 전하 결합소자의 동작방법 | |
US4707844A (en) | Integrated circuit having reduced clock cross-talk |