JPS6222459B2

JPS6222459B2 -

Info

Publication number: JPS6222459B2
Application number: JP54039162A
Authority: JP
Inventors: Hiroo Wakaumi
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-03-30
Filing date: 1979-03-30
Publication date: 1987-05-18
Also published as: JPS55132069A

Description

【発明の詳細な説明】本発明は電源電圧より低い任意の振幅の駆動パ
ルスを供給し得るMOS構造のCCD駆動装置に関
する。

電荷結合素子（以上、CCDと略称する）の応
用は広く、イメージセンサ、アナログ遅延線、メ
モリ、フイルタ等に及んでいる。このCCDとし
ては、電荷が酸化膜と基板との界面を転送するモ
ードの表面チヤネル型の素子と基板内部を電荷が
転送されるモードの埋込みチヤネル型の素子の２
種類が考えられている。特に、前者の素子では酸
化膜と基板との界面をキヤリアが転送するため界
面に捕獲準位があることや拡散で電荷が転送する
等の理由で、駆動周波数と駆動モードに応じて転
送効率の劣化が生じる。

更に詳細に説明すると、埋込みチヤネル型の素
子のように、駆動電圧によるフリンジ電界の効果
が強く働らかないため、電荷はほとんど拡散現象
で隣接電極下で転送される。従つて、転送速度が
速くなると電荷の取残しが生じ転送効率の劣化を
招くことになる。しかし、このような表面チヤネ
ル型CCD（以下SCCDと略称する）では電圧入力
法と浮遊ゲート検出法とを併用することにより入
力部と検出部の空乏層容量の違いを生じない構造
にしうるため、優れた入出力電圧間のリニアリテ
イを確保できる利点もある。また、埋込みチヤネ
ル型の素子の場合のように、イオン注入工程を必
要としないため、製造工程が簡単になる等の利点
もある。かかる理由で低周波信号（数百ｋHz以
下）を扱う応用分野ではこのSCCDがよく用いら
れる。

第１図はSCCDの電極構造と表面電位の分布を
示したもので、第２図はその駆動波形の一例を示
したものである。第１図において１１〜１８は電
荷の転送方向の電極側を表わし、基板１９上に酸
化膜を介して設けられている。２０〜２３の電位
分布は第２図に示した駆動パルスの各時刻t₁〜t₄
におけるSCCDの界面電位を表わしている。第２
図に示した駆動パルスと直流バイアスV₁，V₂に
よる駆動法は、１1/2相駆動法ともいわれてい
る。この駆動法では、直流バイアスがV₁＜V₂か
つV₂＜φ_１の振幅Ｖ_1H＜φ_２の振幅Ｖ_2Hに設定さ
れて、信号に応じた電荷が取り残しなく転送され
るようなモードで動作する。

直流バイアスV₁，V₂は夫々１１と１５，１２
と１６の電極に供給されて、電荷の無いときの１
１と１２，１５と１６の電極下の表面電位を一定
に保つ。また駆動パルスφ_１，φ_２は、夫々１３
と１７、１４と１８の各電極に与えられ、直流バ
イアスV₁，V₂の供給される電極下よりも深い電
位分布に設定することにより信号電荷を一時蓄積
するモードで動作させる。時刻t₁ではφ_１＝Ｖ₁
_Ｈ，φ_２＝Ｖ_2Hの駆動パルスが供給されるため２
０に示す電位分布となる。今、電位の最も深い電
極φ_２のうち、１４の電極下に信号電荷ｑ_sが蓄
えられているとすると、時刻t₂ではφ_１が0Vに下
がるため１４の電極に隣接する電極１３下の電位
は最も浅くなり、２１に示す電位分布に変わる。
時刻t₃になると、φ_２も0Vに遷移するため、１４
の電極下の電位も浅くなり、電荷は隣りの電極１
５の下の界面を通つて１６の電極下へ移される。
この場合、φ_２の立下り時間を５０に示すように
長くして、バリアの電位（最も浅い電位）を与え
る１３の電極下を通つて電荷が逆流しないように
することが可能である。時刻t₃では２２に示す電
位分布となり、ｑ_sは１６の電極下に蓄積されて
いる。時刻t₄に移るとφ_１，φ_２が同時に高レベ
ルになるため、１６の電極下に存在した電荷ｑ_s
は、１７の電極下の界面を通つて１８の電極下に
蓄積されるようになる。このような駆動モードで
動作するSCCDは、２相駆動の場合のようなバリ
ア電位形成用のイオン注入が不用である。４相駆
動の場合におけるように多くの駆動パルスを必要
としない等の利点を持つている。しかし、これま
での説明で明らかなように、φ_１のパルスとして
φ_２のパルス振幅Ｖ_2Hよりも十分低い電圧振幅を
有するパルスを供給しなければならない。このφ
_１のパルス振幅Ｖ_1HはV₁とV₂の電位差V₂−V₁と
同程度に、φ_２のパルス振幅Ｖ_2Hよりも低くなけ
ればならない。

もしも、Ｖ_2H−Ｖ_1Hが小さければ、最大蓄積電
荷量が低下するため、SCCDデバイスのダイナミ
ツクレンジを低下させたり、Ｓ／Ｎを劣化させた
りすることになる。

このようにφ_１の振幅をＶ_2Hよりも十分低い値
に設定するための方法として、φ_２のパルスを発
生するドライブ回路の電源とは別に、低い電圧を
供給しうる電源をも供給するのが従来の一般的な
方法であつた。SCCDのチツプ上にCCDの動作に
必要なパルスを供給する周辺回路をオンチツプ
IC化することを想定すると、装置のシステム側
からみた使い易さ、経済性を考慮しても外部供給
電源数を多くすることは好ましくない。

第３図は、従来用いられているφ_１，φ_２の駆
動パルスを供給するためのSCCD駆動回路を示し
たものである。φ_１パルス供給用のドライブ回路
電源とφ_２パルス供給用のドライブ回路電源とは
異なり、別々にそれぞれのドライブ回路用の電源
Ｖ_Dを供給しなければならない。但し、回路構成
は同図に示したものが共通に用いられている。同
図において３０はデイプレツシヨンMOSトラン
ジスタ、３１〜３３はエンハンスメントMOSト
ランジスタである。

同図において、３０と３１の回路がＥ／Ｄイン
バータであり、３２と３３の回路がプツシユプル
回路である。

従つて入力パルスV₁が反転されたV₁のパルス
とＶ_iのパルスとで制御されたプツシユプル回路
が出力端子V₀に大きな駆動電流を供給して負荷
容量（SCCDの一相当りの電極容量）C₀の充放電
を行う。

このような回路構成では、V₁の電圧がＶ_Dに等
しい電圧まで上昇しうるため、出力パルスの振幅
はMOSトランジスタ３２の闘値電圧Ｖ_Tで決まる
値Ｖ_D−Ｖ_Tに設定される。このＶ_TはMOSトラン
ジスタのゲート酸化膜下に不純物イオンを注入す
ることによりある程度制御することが可能である
が、極度に高濃度のイオンをドーズすると見掛け
上の基板濃度が上昇し、電子移動度の低下、ドレ
イン耐圧の低下等の問題が生じる。このためＶ_T
の制御電圧範囲は、高々２〜3V程度と考えられ
る。φ_２のパルス供給用に第３図の回路構成を用
いて得られる最大振幅は、高々Ｖ_D−V′_T（V′_T〓
1V）しかならない。この場合、MOSトランジス
タ３２のゲート酸化膜下へ不純物イオンを注入し
ないことを想定しており、このような状態で上記
の最大振幅が得られる。他方、φ_１のパルス供給
用に第３図の回路構成を用い、MOSトランジス
タ３２のＶ_Tを上げるための不純物イオンをドー
ズしても前述の如くＶ_D−Ｖ_T（Ｖ_Tは高々２〜
3V）の振幅までしか下がらない。従つて、φ_１
とφ_２のパルス振幅の差は、Ｖ_T〜V′_Tに等しく
せいぜい2V程度の電位差にしかならない。この
ような駆動パルスでは、広いダイナミツクレンジ
を得ることが困難である。そこで最も単純に考え
られた方法は、φ_１，φ_２パルス供給用の回路の
電源電圧を別々に供給することである。

即ち、φ_１，φ_２ドライブ回路の各々の電源電
圧を夫々Ｖ_D，V′_Dとすれば、パルス振幅の差はＶ_D−Ｖ_T−（V′_D−Ｖ_T）＝Ｖ_D−V′_D に等しいため、外部供給電源電圧を適当に設定す
ることにより所望のパルス動作が得られる。しか
し、前述の如く、外部所要電源数が増えるという
欠点がある。

本発明の目的は、かかる欠点を除去するために
エンハンスメントMOSトランジスタをたて形接
続にして任意の振幅の駆動パルスが得られるよう
に構成したCCD駆動装置を提供することにあ
る。

本発明によれば、半導体基板上にIC化される
MOS構造のCCD駆動装置であつて、容量性負荷
を駆動するプツシユプル回路と、前記プツシユプ
ル回路の負荷MOSトランジスタにスイツチング
用パルスを供給するEDインバータ回路とを有
し、電源部にゲート及びドレインを接続した第１
のエンハンスメントMOSトランジスタと前記第
１のエンハンスメントMOSトランジスタのソー
スにゲート及びドレインを接続し、ソースをED
インバータ回路の負荷MOSトランジスタのドレ
インに接続した第２のエンハンスメントMOSト
ランジスタとを設けかつEDインバータ回路の出
力端子と接地端子の間にダミーの浮遊容量を負荷
し、任意の振幅の出力パルスが得られるように前
記浮遊容量とEDインバータ回路の負荷MOSトラ
ンジスタ定数が設定されたことを特徴とする
CCD駆動装置が得られる。

以下図面を参照しつつ本発明の詳細な説明を行
う。

第４図は本発明のCCD駆動装置の一実施例を
示す。同図において、第３図に示すものと同一記
号及び同一番号は同一構成要素を表わす。また、
本実施例の説明では便宜上ｐ形Si基板上にIC化さ
れるｎチヤネルMOSトランジスタを用いた例に
より説明するが、ｐチヤネルのMOSトランジス
タに適用できることは言うまでもない。また、半
導体基板としてはCCDやMOSを構成しうる物質
であればどのような物質を用いてもよい。

本発明における実施例の従来回路構成と異なる
点は、３４と３５のエンハンスメントMOSトラ
ンジスタを電源とEDインバータ（３０と３１の
MOSトランジスタから成る）回路との間に挿入
したこととダミーの浮遊容量Ｃ_dをEDインバータ
回路の出力端子V₂と接地端子４０の間に設けた
ことである。かかる構成をとることにより出力端
子V₀の振幅を電源電圧Ｖ_Dより低い任意の値に設
定できる。この動作について動作波形を用いて説
明する。

第５図は本発明のCCD駆動装置の動作波形を
示した図である。TTLレベルの入力パルスＶ_iが
高レベルにあるとき、EDインバータの出力V₂及
びプツシユプル回路の出力端子V₀の電位はいず
れも約0V近い低レベルに設定されている。この
ときエンハンスメントMOSトランジスタ（以下
Ｅ−MOSTと略称する）３４と３５及びデイプ
レツシヨンMOSトランジスタ（以下Ｄ−MOST
と略称する）３０のインピーダンスの比に対応し
て、Ｅ−MOST３４のソース電位Ｖ_A、Ｅ−
MOST３５のソース電位Ｖ_Bが定まる。次に、第
５図に示すように、Ｖ_iが高レベルから低レベル
に遷移するとＥ−MOST３１と３３は共にカツ
トオフ状態におかれる。通常、Ｅ−MOSTには
約1V程度の闘値電圧が得られるようにボロン等
のイオンを半導体基板表面のゲート酸化膜下にド
ーズするため、ゲートの電位が0VではMOSトラ
ンジスタにドレイン電流は流れない。従つて、
EDインバータ回路の出力V₂とプツシユプル回路
（Ｅ−MOST３２と３３とから成る）の出力V₀の
電位が電源Ｖ_Dからの電流の供給を受けて上昇し
始める。

EDインバータの出力V₂の立上り時間ｔ_rがC₀を
充電するプツシユプル回路の出力V₀のｔ_rよりも
速い場合には、V₂の電位上昇の速度がV₀のそれ
よりも速いため、プツシユプル回路の構成要素で
ある負荷MOSトランジスタ３２のゲート・ソー
ス間の容量Ｃ_Bに、一定の電圧ではなく、V₂−V₀
に相当して徐々に大きくなるバイアス電圧が印加
されることになる。一方、たて形に接続された２
つのＥ−MOST３４と３５のインピーダンスは
V₂の電位が上昇するに伴い徐々に高くなる。こ
れは２つのＥ−MOST３４と３５が常時飽和電
流動作領域で動作しているため、本来高いインピ
ーダンスを有している上、基板バイアス効果が
V₂の電位上昇とともに大きくなる故にインピー
ダンスが高まるからである。

従つて、V₂の電位上昇と共にＶ_Bの端子電位も
上昇する。即ち、Ｅ−MOST３４，３５のイン
ピーダンスが低い場合にはＶ_A、Ｖ_Bの各電位は
夫々Ｖ_D−Ｖ_T，Ｖ_D−2V_Tにまでしか上昇しない
が前述の如く高いインピーダンスを有するため、
V₂の電位上昇につれて夫々Ｖ_D−Ｖ_T，Ｖ_D−2V_T
よりも高い電位にまで上昇しうる。結局、V₂の
立上り状態５３が出力V₀の立上り状態５６より
も速い場合には、V₂がＥ−MOST３４と３５の
Ｖ_T降下分（〓2V_T）低いレベルＶ_D−2V_Tに達し
た時（時刻t₁）、V₀の電位はＥ−MOST３２のＶ_T
で決まる値よりも低いレベルにあるため、容量Ｃ
_Bに蓄積されたＶ_T以上のバイアス電圧によりＥ−
MOST３２はカツトオフすることなくC₀への電
流を供給し続ける。この結果、V₀の電位は、約
Ｖ_D−3V_Tよりも高い値Ｖ_D2にまで上昇すること
になる。Ｃ_Bに蓄えられたバイアス電圧は放電し
ないため、ブート効果によりV₀の電位上昇に伴
いV₂の電位もＶ_D−2V_T以上の高いV₂₂まで達す
る。V₀が上昇しうる最大値はＶ_Dの電源電圧であ
るが、どのレベルまで上昇しうるかは、V₂とV₀
の立上り時間の差に依存する。即ち、時刻t₁にお
けるV₂とV₀の電位差：Ｖ_D−2V_T−V₀がＥ−
MOST３２のソース端子V₀の電位上昇に伴う基
板バイアス効果により決まるＶ_Tの値に等しくな
るまでV₂，V₀の電位は上昇する。

逆に、EDインバータ回路の出力V₂の立上り状
態が５４に示すようにV₀の立上り状態よりも遅
い場合には、V₀の電位はV₂よりもＥ−MOST３
２の闘値電圧Ｖ_Tだけ低い電圧にとどまるためV₀
がＶ_D−3V_Tの電位まで上昇しないうちに、入力
Ｖ_iがハイレベルに遷移し、V₀を低レベルに移す
タイミングに入つてしまう。即ちV₂のレベルは
V₂₃にまでしか立上らず、出力V₀の立上りはV₂の
遅い立上り状態に伴つて５７に示すように徐々に
上昇することになりV₀₃のレベルまでしか上昇し
ないことになる。

前述の説明からわかるように、プツシユプル回
路の出力電位は、EDインバータ回路の出力V₂の
立上に時間を適当に制御することによつて変えら
れる。V₂とV₀の立上り時間が等しくなるように
Ｄ−MOST３０の定数や浮遊容量を選べば、V₀
の立上り状態５５に追従してV₂の電位も５２に
示すように常時V₂−V₀＝Ｖ_Tであるような電位関
係を維持しながら上昇する。従つて、この場合に
はV₂の最大振幅はＥ−MOST３４と３５の闘値
電圧Ｖ_Tによる電位降下分2V_Tで決まる値V₂₁＝Ｖ
_D−2V_Tに設定される。このとき負荷容量C₀を充
電し終つた時のV₀の電位はV₂₁よりもさらにＥ−
MOST３２のＶ_T分だけ低い電位V₀₁＝V₂₁−Ｖ_Tに
なる。またＥ−MOST３４と３５のソース電位
は夫々５８，５９に示すように電源電圧Ｖ_Dより
Ｖ_Tだけ低い値Ｖ_D−Ｖ_T，Ｖ_D−2V_Tにとどまる。

上述のように出力V₀の電位を適当なレベルに
設定するための最も容易な方法はEDインバータ
回路の出力端子V₂と接地間の負荷容量Ｃ_dを変え
ることである。出力端子V₂には、MOST３０，
３１のソースドレイン部拡散容量とＥ−MOST
３２のゲートへパルスを供給するために伸長する
導電極層の浮遊容量とからなる容量Ｃ_Fが自ずと
負荷される。一般に、これらの値は小さいので、
出力端子V₂にこのＣ_F以外の容量を何も付加しな
い場合には、V₂の立上り時間がV₀のそれよりも
速くなる傾向を示し、V₀としてＶ２２に近い値
を示す。そこで、本発明の構成では、V₂の端子
にＣ_Fとは異なる新たな浮遊容量をダミーに負荷
することによつて、出力V₀の電位を任意に設定
する。このダミー容量は、Poly−SiとAl，Poly−
SiとPoly−Si、Alとn⁺拡散層、Poly−Siとn⁺拡散
層、Poly−SiとSi基板界面に形成される反転層、
Alと反転層等の間に形成される薄い酸化膜厚で
決まる容量で与えられ、Siゲートのプロセスで容
易に実施可能である。

上記のように、任意に設定された振幅の出力パ
ルスが得られるために、本発明の回路構成は、第
１図に示したような１1/2相駆動に最適である。

特にφ_１パルス用に本発明の回路構成を用いれ
ばφ_１の振幅Ｖ_1Hを任意に決めることができるか
ら、CCDのダイナミツクレンジが広くとれるよ
うな電位レベルに容易に設定することが可能であ
る。

従つて、広いダイナミツクレンジが得られる故
アナログ信号に対するリニアリテイの良い動作範
囲を用いることも容易となる。さらに、表面チヤ
ネルCCDでは駆動波形により転送効率の良し悪
しが決まるが、第２図に示すようにパルスの立下
り時間をゆるやかにすることも本発明の回路では
容易である。かかる波形により駆動すると、拡散
現象で転送される電荷の取残しが少くなる。パル
スの立下り時間を大きくするためには、プツシユ
プル回路を構成するドライブMOSトランジスタ
３３の定数Ｗ／Ｌを小さく設定すればよく、容易
に制御できる。また、出力パルスV₀の立上り時
間を変えたい場合にはＥ−MOST３２のＷ／Ｌ
を変えればよくそれに伴い付加するダミー容量を
適度に変えれば所望の振幅が得られる。

このように本発明の回路は、波形の状態を制御
するのに最適な構成であり、特に電圧振幅を制御
できる点に大きな特徴がある。本発明の回路を用
いれば外部電源も１個で済み、システムの複雑性
を招かない。

以上の説明から明らかなように本発明によれば
単一電源を用いるだけで所望の任意振幅のパルス
を得ることができる。特に本発明の回路はSCCD
の１１／２相駆動における低い振幅のパルスを供給するために好ましい構成である。また、電位降下用
に用いた２つのエンハンスメントMOSトランジ
スタを高インピーダンスで用いるため、本回路構
成を実施しても消費電力が増えることはない。

尚、本発明の回路構成のうちＥ−MOST３４
と３５の一方のみを使用した場合でも同様な効果
が得られることは前記説明より容易に理解でき
る。さらに本発明は通常のMOS工程で試作でき
るMOS構造であるから、CCDの工程に組み入れ
てオンチツプIC化することが容易にできる。ま
た、本発明のCCD駆動装置をMOS構造のROMや
RAMあるいはランダムロジツク等のLSIと同一チ
ツプにIC化することもできる。

【図面の簡単な説明】

第１図は表面チヤネルCCDの構造と表面電位
分布を示す図、第２図は第１図を説明するための
駆動波形図、第３図は従来の駆動装置を示す図、
第４図は本発明のCCD駆動装置の一実施例を示
す図、第５図は前記本発明のCCD駆動装置の動
作波形を示す図である。図において、１１〜１８……電極例、１９……
半導体基板、２０〜２３……表面電位分布、５０
……パルス波形、３０……デプレツシヨンMOS
トランジスタ、３１〜３５……エンハンスメント
MOSトランジスタ、４０……接地端子、５２〜
５９……パルス波形。

Claims

【特許請求の範囲】

１半導体基板上にIC化されるMOS構造のCCD
駆動装置であつて、容量性負荷を駆動するプツシ
ユプル回路と、前記プツシユプル回路の負荷
MOSトランジスタにスイツチング用パルスを供
給するEDインバータ回路とを有し、電源部にゲ
ート及びドレインを接続した第１のエンハンスメ
ントMOSトランジスタと前記第１のエンハンス
メントMOSトランジスタのソースにゲート及び
ドレインを接続し、ソースをEDインバータ回路
の負荷MOSトランジスタのドレインに接続した
第２のエンハンスメントMOSトランジスタとを
設け、且つEDインバータ回路の出力端子と接地
端子の間にダミーの浮遊容量を負荷し、任意振幅
の出力パルスが得られるように前記浮遊容量と
EDインバータ回路の負荷MOSトランジスタ定数
が設定されたことを特徴とするCCD駆動装置。