JPS6010813A - 駆動回路 - Google Patents
駆動回路Info
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- JPS6010813A JPS6010813A JP59026221A JP2622184A JPS6010813A JP S6010813 A JPS6010813 A JP S6010813A JP 59026221 A JP59026221 A JP 59026221A JP 2622184 A JP2622184 A JP 2622184A JP S6010813 A JPS6010813 A JP S6010813A
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- JP
- Japan
- Prior art keywords
- voltage
- transistor
- control gate
- drive circuit
- sustaining
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
- H03K19/01735—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by bootstrapping, i.e. by positive feed-back
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は容量性負荷を高電圧に迅速に充電する単一電界
効果トランジスタ駆動回路に関する。
効果トランジスタ駆動回路に関する。
［発明の概要］
本発明の目的は、従来の電流駆動回路に比較して非常に
小さなスペースしか必要とせずに高い駆動電流を発生で
きる高性能駆動回路を提供することにある。
小さなスペースしか必要とせずに高い駆動電流を発生で
きる高性能駆動回路を提供することにある。
本発明による駆動回路は電界効果トランジスタを含み、
このトランジスタは、互いに離隔した第１の形の第１及
び第２半導体領域と、これらの領域の間に介挿された第
２の形とは反対の第２の形の第３半導体領域とを有し、
サステイニング電圧がキャパシタに直列に与えられる。
このトランジスタは、互いに離隔した第１の形の第１及
び第２半導体領域と、これらの領域の間に介挿された第
２の形とは反対の第２の形の第３半導体領域とを有し、
サステイニング電圧がキャパシタに直列に与えられる。
駆動回路は、さらに、サステイニング電圧より大きな電
圧を上記第１及び第２半導体領域の間に印加する手段と
、第１及び第２半導体領域の間に電流を生じさせるため
にトランジスタのゲート電極に小さな制御電圧を印加す
る手段とを含む。
圧を上記第１及び第２半導体領域の間に印加する手段と
、第１及び第２半導体領域の間に電流を生じさせるため
にトランジスタのゲート電極に小さな制御電圧を印加す
る手段とを含む。
［実施例の説明］
第１図及び第２図には、本発明による駆動回路の実施例
が示されている。この駆動回路は電界効果トランジスタ
Ｔ１を含む。トランジスタＴ１は、制御ゲート電極ＶＧ
に接続される制御ゲート１０と、Ｐ形半導体基体１６に
形成され連結点Ａに接続されるＮ＋ソース領域１２と、
半導体基体１６に形成され供給電圧端子ｖＨに接続され
るＮ＋ドレイン領域１８とを含む。トランジスタＴ１は
、典型例においては２０対１という小さな幅対長さの比
を有する。例えば酸化シリコンからなる薄い絶縁層１８
が制御ゲート１０と基体１６との間に堆積される。例え
ば１０００ピコフアラツドのキャパシタＣが連結点Ａと
例えば接地点のような基準電位点との間に直列に接続さ
れる。例えば第２の電界効果トランジスタから構成され
るスイッチＴ２が制御ゲート端子ＶＲに適当なパルスを
受けることによりキャパシタＣを放電するために設けら
れている。
が示されている。この駆動回路は電界効果トランジスタ
Ｔ１を含む。トランジスタＴ１は、制御ゲート電極ＶＧ
に接続される制御ゲート１０と、Ｐ形半導体基体１６に
形成され連結点Ａに接続されるＮ＋ソース領域１２と、
半導体基体１６に形成され供給電圧端子ｖＨに接続され
るＮ＋ドレイン領域１８とを含む。トランジスタＴ１は
、典型例においては２０対１という小さな幅対長さの比
を有する。例えば酸化シリコンからなる薄い絶縁層１８
が制御ゲート１０と基体１６との間に堆積される。例え
ば１０００ピコフアラツドのキャパシタＣが連結点Ａと
例えば接地点のような基準電位点との間に直列に接続さ
れる。例えば第２の電界効果トランジスタから構成され
るスイッチＴ２が制御ゲート端子ＶＲに適当なパルスを
受けることによりキャパシタＣを放電するために設けら
れている。
次に、第１図及び第２図に示された駆動回路の動作を説
明する。ドレイン領域１４と基体１６との間に形成され
るＰＮ接合の真性ブレークダウン電圧より小さくトラン
ジスタＴ１のサステイニング電圧より大きい比較的高い
電圧が端子ＶＨに印加され、制御ゲート端子ＶＧに印加
される電圧が零であり、連結点Ａの電圧が零であり、ト
ランジスタＴ２がオフとする。この状態では、第１トラ
ンジスタＴ１は高インピーダンス状態にあり、ソース領
域１２とドレイン領域１４との間には無視できる電流し
か流れないか又は全く電流が流れない。キャパシタＣを
充電するために、制御ゲート１０の電圧が第１トランジ
スタＴ１の閾値電圧ＶＴに等しくなるか又はこれより大
きくなるまで制御ゲート端子ＶＧの電圧が高められる。
明する。ドレイン領域１４と基体１６との間に形成され
るＰＮ接合の真性ブレークダウン電圧より小さくトラン
ジスタＴ１のサステイニング電圧より大きい比較的高い
電圧が端子ＶＨに印加され、制御ゲート端子ＶＧに印加
される電圧が零であり、連結点Ａの電圧が零であり、ト
ランジスタＴ２がオフとする。この状態では、第１トラ
ンジスタＴ１は高インピーダンス状態にあり、ソース領
域１２とドレイン領域１４との間には無視できる電流し
か流れないか又は全く電流が流れない。キャパシタＣを
充電するために、制御ゲート１０の電圧が第１トランジ
スタＴ１の閾値電圧ＶＴに等しくなるか又はこれより大
きくなるまで制御ゲート端子ＶＧの電圧が高められる。
ここにおいて制御ゲート１０の下の基体１６の表面に反
転層が形成され、ソース領域１２からドレイン領域１４
へ基体１６の表面に沿って電子が流れ始める。
転層が形成され、ソース領域１２からドレイン領域１４
へ基体１６の表面に沿って電子が流れ始める。
端子ＶＨの電圧がサステイニング電圧より高く電子すな
わち電流ＩＤがドレイン領域１４へ流れると、アバラン
シュすなわち衝突イオン化メカニズムによりドレイン領
域１４に隣接したアバランシュ領域ＡＶすなわち高電界
領域中に表面電子ＩＤによって電子−正孔対が形成され
る。すべての電子がドレイン領域１４に引き付けられド
レイン電流ＩＤに寄与する。しかし、同時に、正孔は漂
流しソース領域１２付近へ向けて拡散し、ソース領■ 域１２とＰ形半導体基体１６との間の電位障壁を低める
方向に抵抗記号２０によって示される電圧降下を基体１
６内に作り出す。その結果、さらに別の電子が弱められ
た電位障壁に打ち勝ってドレイン領域１４に引き付けら
れる。これにより電子流すなわち電流ＩＤが増大し、そ
の結果アバランシュすなわち衝突イオン化メカニズムに
よりさらに大きな正孔電流が流れ、正帰環還メカニズム
によりソース障壁をさらに低下させる。
わち電流ＩＤがドレイン領域１４へ流れると、アバラン
シュすなわち衝突イオン化メカニズムによりドレイン領
域１４に隣接したアバランシュ領域ＡＶすなわち高電界
領域中に表面電子ＩＤによって電子−正孔対が形成され
る。すべての電子がドレイン領域１４に引き付けられド
レイン電流ＩＤに寄与する。しかし、同時に、正孔は漂
流しソース領域１２付近へ向けて拡散し、ソース領■ 域１２とＰ形半導体基体１６との間の電位障壁を低める
方向に抵抗記号２０によって示される電圧降下を基体１
６内に作り出す。その結果、さらに別の電子が弱められ
た電位障壁に打ち勝ってドレイン領域１４に引き付けら
れる。これにより電子流すなわち電流ＩＤが増大し、そ
の結果アバランシュすなわち衝突イオン化メカニズムに
よりさらに大きな正孔電流が流れ、正帰環還メカニズム
によりソース障壁をさらに低下させる。
アバランシュ増倍によりドレイン電流ＩＤが増大すると
、キャパシタＣはより迅速に充電され、これにより連結
点Ａの電圧が高くなり、その結果ソース領域１２とドレ
イン領域１４との間の電圧降下が低下する。キャパシタ
Ｃが第１トランジスタＴ１に直列に接続されていなけれ
ば、ドレイン領域１４からソース領域１２への電圧降下
は、第１トランジスタＴ１の“サステイニング電圧を決
定する第１トランジスタＴ１の構造及び材料に依存する
非常に高いドレイン電流ＩＤレベルで平衡状態に達する
。
、キャパシタＣはより迅速に充電され、これにより連結
点Ａの電圧が高くなり、その結果ソース領域１２とドレ
イン領域１４との間の電圧降下が低下する。キャパシタ
Ｃが第１トランジスタＴ１に直列に接続されていなけれ
ば、ドレイン領域１４からソース領域１２への電圧降下
は、第１トランジスタＴ１の“サステイニング電圧を決
定する第１トランジスタＴ１の構造及び材料に依存する
非常に高いドレイン電流ＩＤレベルで平衡状態に達する
。
制御ゲート１０に印加される電圧は、シード電流が基体
１６の表面上をドレイン領域１４へ流れている状態にお
いてスナップ・バックとして知られているアバランシュ
すなわち正帰還を開始させるトリガとして作用する。正
帰還メカニズムが確立した衡、ソース領域１２の全断面
は基体１６の表面下の基体１６の大部分を通って流れる
電子を放出する。従って、制御ゲート１０はドレイン電
流ＩＤの流れ及び帰還メカニズムに対する製御機能を失
う。従って、トランジスタＴ１のサスティング電圧は制
御ゲート１０の電圧に依存しなくなる。
１６の表面上をドレイン領域１４へ流れている状態にお
いてスナップ・バックとして知られているアバランシュ
すなわち正帰還を開始させるトリガとして作用する。正
帰還メカニズムが確立した衡、ソース領域１２の全断面
は基体１６の表面下の基体１６の大部分を通って流れる
電子を放出する。従って、制御ゲート１０はドレイン電
流ＩＤの流れ及び帰還メカニズムに対する製御機能を失
う。従って、トランジスタＴ１のサスティング電圧は制
御ゲート１０の電圧に依存しなくなる。
第３図に示されているように、スナップ・バックが生じ
るドレイン−ソース電圧ＶＤＳは制御ゲート電圧の大き
さに応じて異なるにもかかわらず、サステイニング電圧
ｖＳは制御グー１〜電圧に依存しない。曲線Ｃ１に示さ
れているように、ＶＨが約１８ポル１〜、ＶＴが１．８
ボルト、サステイニング電圧Ｖ ｓが１０ボルト、制御
ゲート１０に印加される電圧が２ボルトのとき、ドレイ
ン電流ＩＤが非常に迅速に増大する点であるスナップ・
バック電圧は１６ボルトである。キャパシタＣの端子電
圧が（ＶＨ−ＶＳ）に達すると、第１トランジスタＴＩ
はサステイニング・モードでなくなり、第１トランジス
タＴ１で消散される電力を自己制限し、その破壊を防止
する。曲線Ｃ２は、制御ゲート１０の電圧が３ボルトの
とき第１トランジスタＴ１のスナップ・バックが約１４
ボルトで生じることを示す。曲線Ｃ３は、サステイニン
グ電圧が１０ボルトに維持された状態で制御ゲート１０
の電圧が４ボルトのとき第１トランジスタＴ１のスナッ
プ・バックが約１２ボルトで生じることを示す。
るドレイン−ソース電圧ＶＤＳは制御ゲート電圧の大き
さに応じて異なるにもかかわらず、サステイニング電圧
ｖＳは制御グー１〜電圧に依存しない。曲線Ｃ１に示さ
れているように、ＶＨが約１８ポル１〜、ＶＴが１．８
ボルト、サステイニング電圧Ｖ ｓが１０ボルト、制御
ゲート１０に印加される電圧が２ボルトのとき、ドレイ
ン電流ＩＤが非常に迅速に増大する点であるスナップ・
バック電圧は１６ボルトである。キャパシタＣの端子電
圧が（ＶＨ−ＶＳ）に達すると、第１トランジスタＴＩ
はサステイニング・モードでなくなり、第１トランジス
タＴ１で消散される電力を自己制限し、その破壊を防止
する。曲線Ｃ２は、制御ゲート１０の電圧が３ボルトの
とき第１トランジスタＴ１のスナップ・バックが約１４
ボルトで生じることを示す。曲線Ｃ３は、サステイニン
グ電圧が１０ボルトに維持された状態で制御ゲート１０
の電圧が４ボルトのとき第１トランジスタＴ１のスナッ
プ・バックが約１２ボルトで生じることを示す。
第４図に示されているように、（制御ゲート１０の電圧
−閾値電圧ＶＴ）が（電圧ＶＨ−サステイニング電圧■
Ｓ）より小さいときには、連結点Ａの電圧すなわちキャ
パシタＣの端子電圧は時間ｔｓで迅速に（ＶＨ−ＶＳ）
すなわち８ボルトになる。時間ｔｓは約１２０ナノ秒の
範囲内にすることができる。そして、連結点Ａの電圧は
時間に制限なく一定に維持される。（制御ゲート１０の
電圧−閾値電圧ＶＴ）が（ＶＨ−ＶＳ）より大きいとき
にも、連結点Ａの電圧は時間ｔｓで（ＶＨ−ＶＳ）に上
昇するが、その後も曲線Ｃ５で示すように増加し続け、
この増加は連結点Ａの電圧が（ＶＨ−ＶＴ）になるまで
続く。供給電圧端子■Ｈの電圧かサステイニング電圧■
Ｓよりも小さいときには、曲線Ｃ６で示されるように一
般的な充電動作が行われ、連結点Ａの電圧は約８００ナ
ノ秒の間に約１ボルトしか増加せず、最後に（ＶＨ−Ｖ
Ｔ）になる。
−閾値電圧ＶＴ）が（電圧ＶＨ−サステイニング電圧■
Ｓ）より小さいときには、連結点Ａの電圧すなわちキャ
パシタＣの端子電圧は時間ｔｓで迅速に（ＶＨ−ＶＳ）
すなわち８ボルトになる。時間ｔｓは約１２０ナノ秒の
範囲内にすることができる。そして、連結点Ａの電圧は
時間に制限なく一定に維持される。（制御ゲート１０の
電圧−閾値電圧ＶＴ）が（ＶＨ−ＶＳ）より大きいとき
にも、連結点Ａの電圧は時間ｔｓで（ＶＨ−ＶＳ）に上
昇するが、その後も曲線Ｃ５で示すように増加し続け、
この増加は連結点Ａの電圧が（ＶＨ−ＶＴ）になるまで
続く。供給電圧端子■Ｈの電圧かサステイニング電圧■
Ｓよりも小さいときには、曲線Ｃ６で示されるように一
般的な充電動作が行われ、連結点Ａの電圧は約８００ナ
ノ秒の間に約１ボルトしか増加せず、最後に（ＶＨ−Ｖ
Ｔ）になる。
従って、トランジスタＴ１をサステイニング・モードで
動作させることにより、該モードで動作させることなく
キャパシタＣを充電するよりもかなり短い時間でトラン
ジスタＴ１を破壊することなくキャパシタＣを電圧（Ｖ
Ｈ−Ｖ、Ｔ）に充電することができる。
動作させることにより、該モードで動作させることなく
キャパシタＣを充電するよりもかなり短い時間でトラン
ジスタＴ１を破壊することなくキャパシタＣを電圧（Ｖ
Ｈ−Ｖ、Ｔ）に充電することができる。
サステイニング・モードで動作させることなく１０００
ピコフアラツドのキャパシタＣを時間ｔＳすなわち１２
０ナノ秒の間で充電するには一般に幅対長さの比が５０
０対１の電界効果トランジ ］スタを必要とする。これ
は、上記実施例の２０対１という比と比較して非常に大
きな値である。このように大きなトランジスタではその
ゲート容量のためにゲート電極の駆動回路は非現実的な
きわめて大きなものになってしまう。
ピコフアラツドのキャパシタＣを時間ｔＳすなわち１２
０ナノ秒の間で充電するには一般に幅対長さの比が５０
０対１の電界効果トランジ ］スタを必要とする。これ
は、上記実施例の２０対１という比と比較して非常に大
きな値である。このように大きなトランジスタではその
ゲート容量のためにゲート電極の駆動回路は非現実的な
きわめて大きなものになってしまう。
制御ゲート１０の電圧はソース領域１２からドレイン領
域１４へ電子を流れ始めさせるためにのみ設けられるも
のだから、第５図に示されているように非常に小さなゲ
ート電極しか必要でない。
域１４へ電子を流れ始めさせるためにのみ設けられるも
のだから、第５図に示されているように非常に小さなゲ
ート電極しか必要でない。
電子ははじめ制御ゲート１０の下の基体１６の表面に沿
って流れ、次いでアバランシュ増倍によって電子はゲー
ト１０の設けられていない領域を含む全ソース領域１２
からドレイン領域１４へ自由に流れる。従って、上記構
成によれば、幅ＷＧの狭いゲートを有するデバイスをド
レイン領域１４の幅ＷＤに等しい幅広のデバイスのよう
に機能させることができる。
って流れ、次いでアバランシュ増倍によって電子はゲー
ト１０の設けられていない領域を含む全ソース領域１２
からドレイン領域１４へ自由に流れる。従って、上記構
成によれば、幅ＷＧの狭いゲートを有するデバイスをド
レイン領域１４の幅ＷＤに等しい幅広のデバイスのよう
に機能させることができる。
第６図は第５図の構成の変形例を示す。制御ゲートの下
により長いチャネルを設けることにより、サステイニン
グ・モードのオン・セットを変更でき、ソース領域とド
レイン領域の主要部全体にわたってソース領域とドレイ
ン領域との間隔をより短くすることにより、サステイニ
ング電圧を低下させることができ、これにより制御ゲー
トの下のチャネル長にわたって全ソース拡散領域とドレ
イン拡散領域との間隔が一定のときよりも高い電圧にキ
ャパシタＣを充電することができる。第６図に示されて
いるように、制御ゲー１−１０ ’の下のソース領域１
２′とドレイン領域１４′との間の間隔Ｌ１は制御ゲー
ト１０′の設けられていない領域１２′と１４′の間の
間隔Ｌ２よりかなり長い。従って、スナップ・バック電
圧を制御するのに間隔Ｌ１を使用することができる。す
なわち、間隔Ｌ１が長ければ長いほどスナップ・バック
電圧は大きくなる。間隔Ｌ２はサステイニング電圧を制
御するのに使用できる。すなわち、間隔Ｌ２が長ければ
長いほどサステイニング電圧は小さくなる。従って、サ
ステイニング・モードの間キャパシタＣをより高い電圧
に充電する事ができる。
により長いチャネルを設けることにより、サステイニン
グ・モードのオン・セットを変更でき、ソース領域とド
レイン領域の主要部全体にわたってソース領域とドレイ
ン領域との間隔をより短くすることにより、サステイニ
ング電圧を低下させることができ、これにより制御ゲー
トの下のチャネル長にわたって全ソース拡散領域とドレ
イン拡散領域との間隔が一定のときよりも高い電圧にキ
ャパシタＣを充電することができる。第６図に示されて
いるように、制御ゲー１−１０ ’の下のソース領域１
２′とドレイン領域１４′との間の間隔Ｌ１は制御ゲー
ト１０′の設けられていない領域１２′と１４′の間の
間隔Ｌ２よりかなり長い。従って、スナップ・バック電
圧を制御するのに間隔Ｌ１を使用することができる。す
なわち、間隔Ｌ１が長ければ長いほどスナップ・バック
電圧は大きくなる。間隔Ｌ２はサステイニング電圧を制
御するのに使用できる。すなわち、間隔Ｌ２が長ければ
長いほどサステイニング電圧は小さくなる。従って、サ
ステイニング・モードの間キャパシタＣをより高い電圧
に充電する事ができる。
以上の説明から明らかなように、本発明による駆動回路
は、非常に簡単な構成で性能が高く、半導体基体上にお
いて非常に小さな表面領域しか必要としない。本発明に
よる駆動回路は、半導体チップに配置されていると否と
にかかわらず、大容量のキャパシタを迅速に充電するの
に特に適している。
は、非常に簡単な構成で性能が高く、半導体基体上にお
いて非常に小さな表面領域しか必要としない。本発明に
よる駆動回路は、半導体チップに配置されていると否と
にかかわらず、大容量のキャパシタを迅速に充電するの
に特に適している。
第１図は電界効果トランジスタを使用した本発明による
駆動回路の実施例を示す回路図、第２図は第１図の回路
を一部半導体構造の断面で示す説明図、第３図は制御電
圧を異ならせたときのドレイン−ソース電圧に対するド
レイン電流の変化並びにスナップ・バック電圧の変化を
示す特性図、第４図は制御電圧及びドレイン−ソース電
圧を異ならせたときの第１図のキャパシタに生じる電圧
変化を示す特性図、第５図は第２図に断面図の形で示さ
れた電界効果トランジスタを示す平面図、第６図は第５
図のトランジスタの変形例を示す平面図である。 １０・・・・制御ゲート、１２・・・・ソース領域、１
４・・・・ドレイン領域、Ｔ１、Ｔ２・・・・トランジ
スタ、Ｃ・・・・キャパシタ。 ｖｓ ｖｔｔ ＦＩＧ、５ ＦＩＧ、６ 手続補正書動式）６゜ 昭和５９年６月方日 、。 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５９年 特許願 第２６２２１号 ２、発明の名称 駆動回路 ３、補正をする者 事件との関係 特許出願人 昭和５９年５月２９日 補正の対象 明細書全文 補正の内容 別紙のとおり（内容に変更なし） ］
駆動回路の実施例を示す回路図、第２図は第１図の回路
を一部半導体構造の断面で示す説明図、第３図は制御電
圧を異ならせたときのドレイン−ソース電圧に対するド
レイン電流の変化並びにスナップ・バック電圧の変化を
示す特性図、第４図は制御電圧及びドレイン−ソース電
圧を異ならせたときの第１図のキャパシタに生じる電圧
変化を示す特性図、第５図は第２図に断面図の形で示さ
れた電界効果トランジスタを示す平面図、第６図は第５
図のトランジスタの変形例を示す平面図である。 １０・・・・制御ゲート、１２・・・・ソース領域、１
４・・・・ドレイン領域、Ｔ１、Ｔ２・・・・トランジ
スタ、Ｃ・・・・キャパシタ。 ｖｓ ｖｔｔ ＦＩＧ、５ ＦＩＧ、６ 手続補正書動式）６゜ 昭和５９年６月方日 、。 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５９年 特許願 第２６２２１号 ２、発明の名称 駆動回路 ３、補正をする者 事件との関係 特許出願人 昭和５９年５月２９日 補正の対象 明細書全文 補正の内容 別紙のとおり（内容に変更なし） ］
Claims (1)
- 電界効果トランジスタと、このトランジスタに直列に接
続さ九たキャパシタと、前記トランジスタをサステイニ
ング・モードで動作させる手段とを具備する駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US507375 | 1983-06-24 | ||
| US06/507,375 US4642491A (en) | 1983-06-24 | 1983-06-24 | Single transistor driver circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6010813A true JPS6010813A (ja) | 1985-01-21 |
| JPH0320164B2 JPH0320164B2 (ja) | 1991-03-18 |
Family
ID=24018397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59026221A Granted JPS6010813A (ja) | 1983-06-24 | 1984-02-16 | 駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4642491A (ja) |
| EP (1) | EP0132536B1 (ja) |
| JP (1) | JPS6010813A (ja) |
| DE (1) | DE3463332D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4795917A (en) * | 1987-11-02 | 1989-01-03 | Pacific Bell | Low power high voltage driver circuit |
| JP2761136B2 (ja) * | 1991-10-14 | 1998-06-04 | シャープ株式会社 | 出力回路 |
| DE69416595T2 (de) * | 1994-11-30 | 1999-06-17 | St Microelectronics Srl | Schaltung zur Begrenzung der Ausgangsspannung eines Leistungstransistors |
| JP4057756B2 (ja) * | 2000-03-01 | 2008-03-05 | 松下電器産業株式会社 | 半導体集積回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US27305A (en) * | 1860-02-28 | Improvement in fishing-reels | ||
| US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
| US3648073A (en) * | 1968-09-17 | 1972-03-07 | Gerald R Sams | Pulse driver circuit apparatus |
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