DE2721039A1 - Digitale ladungsverschiebeanordnung - Google Patents
Digitale ladungsverschiebeanordnungInfo
- Publication number
- DE2721039A1 DE2721039A1 DE19772721039 DE2721039A DE2721039A1 DE 2721039 A1 DE2721039 A1 DE 2721039A1 DE 19772721039 DE19772721039 DE 19772721039 DE 2721039 A DE2721039 A DE 2721039A DE 2721039 A1 DE2721039 A1 DE 2721039A1
- Authority
- DE
- Germany
- Prior art keywords
- potential
- output
- charge
- electrode
- arrangement according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000002800 charge carrier Substances 0.000 claims description 19
- 238000006073 displacement reaction Methods 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 230000008859 change Effects 0.000 claims description 5
- 238000011144 upstream manufacturing Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 description 13
- 238000000034 method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000008929 regeneration Effects 0.000 description 3
- 238000011069 regeneration method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000006735 deficit Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000012854 evaluation process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76816—Output structures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76825—Structures for regeneration, refreshing, leakage compensation or the like
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Networks Using Active Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
SIEMENS AKTIENGESELLSCHAFT Unser Zeichen
Berlin und München _ 3 . VPA 77 ρ 7 (M 5 BRD
Die Erfindung bezieht sich auf eine digitale Ladungsverschiebeanordnung
der im Oberbegriff des Patentanspruchs 1 angegebenen Art.
Solche Anordnungen sind in der Veröffentlichung von Kosonocky
"Charge-Coupled Device-An Overview" in den Wescon Technical Papers, Bd. 18, Sept. 1974, Nr. 2/1, Seiten 1 bis 20, beschrieben.
Dabei werden die aufeinanderfolgenden logischen Zustände eines digitalen Eingangssignals in der Weise nacheinander bewertet, daß
der eine logische Zustand, z. B. "1", zur Ansammlung von Ladungsträgern in einer Potentialsenke unter der ersten Verschiebeelektrode
führt, der andere logische Zustand, z. B. "0", dagegen nicht. Da zwischen den einzelnen Bewertungsvorgängen jeweils eine Verschiebung
der vorher gebildeten Ladungsträger um eine vorgegebene Zahl von Elektrodenabständen erfolgt, wird das digitale Eingangssignal
in eine Folge von Ladungsträgerpaketen umgesetzt und in dieser Form in der Halbleiterschicht entlang der Elektrodenreihe
in Richtung auf das ausgangsseitige Gebiet entgegengesetzter Leitfähigkeit schrittweise verschoben. Die in Fig. 10(b) dieser Veröffentlichung
gezeigte, ausgangsseitige Feldeffekttransistorstufe, die zunächst einen ersten logischen Signalpegel eines digitalen
Ausgangssignales abgibt, wird beim Eindringen der einzelnen Ladungsträgerpakete in das ausgangsseitige Gebiet jeweils zur Abgabe
eines zweiten logischen Signalpegels veranlaßt, so daß ein dem Eingangssignal entsprechendes, im Normalfall invertiertes
St. 1 CKa / 2.5.1977
809846/0276
- /- 77 P 7 0 4 5 BRD
• U-
digitales Ausgangssignal entsteht. Infolge des sogenannten Dunkelstroms,
der von thermisch generierten Ladungsträgern herrührt, werden jedoch zusätzlich unerwünschte Ladungsträger unter den
Elektroden angesammelt, die den beschriebenen Vorgang verfälschen. Als weiterer Fehlereinfluß kommt noch hinzu, daß nicht alle Ladungsträger
von einer Verschiebeelektrode zur nächsten transportiert werden. Durch diese Beeinträchtigungen kann der Spannungshub des Ausgangssignals soweit reduziert werden, daß er in vielen
Fällen nicht mehr ausreicht, um eine fehlerfreie Signalübertragung zu gewährleisten.
Man verwendet nun sogenannte Regenerierschaltungen, die den vollen Spannungshub zwischen den logischen Signalzuständen des
Ausgangssignals wieder herstellen sollen.
In integrierter MOS-Schaltkreistechnik wird zum Zwecke der Regenerierung
beispielsweise neben einer ersten Ladungsverschiebeanordnung auf demselben Substrat eine gleichartige zweite Anordnung
vorgesehen, die mit den gleichen Taktspannungen betrieben wird (vgl. IEEE Journal of Solid-State Circuits, Bd. SC-7,
1972, Seiten 237-242, insbesondere Figur 3). Dabei ist in der Halbleiterschicht der ersten Anordnung unter einer der Verschiebeelektroden
ein entgegengesetzt dotiertes Halbleitergebiet vorgesehen und mit einer Verschiebeelektrode der zweiten Anordnung
verbunden, die als Eingangselektrode für den ausgangsseitig von ihr liegenden Teil dieser Anordnung dient. Die das binäre Eingangssignal
repräsentierenden Ladungsträger der ersten Anordnung steuern dann das Potential der als Eingangselektrode benutzten
Verschiebeelektrode, wobei die Signalauswertung am Ausgang der zweiten Anordnung erfolgt. Voraussetzung für eine fehlerfreie
Signalübertragung ist jedoch, daß der als Eingangselektrode dienenden Verschiebeelektrode noch ein hinreichend großer Potentialunterschied
beim Abtasten der in der ersten Anordnung verschobenen Ladungen zur Verfügung gestellt werden kann.
Im IEEE Journal of Solid-state Circuits, Bd. SC-11, 1976, Nr. 1,
Seiten 18-24, insbesondere Figur 8, wird eine Ladungsverschiebeanordnung der eingangs genannten Art mit einer Regenerier-Logik
809846/0276
in MOS-Technologie behandelt, die ein Flipflop enthält. Diesem
wird einerseits das Potential des ausgangsseitigen Gebietes entgegengesetzter Leitfähigkeit und andererseits eine Referenzspannung
zugeführt, die in einer weiteren LadungsverSchiebeanordnung
mit einem nachgeordneten Komparator-Schaltkreis in der Weise gebildet wird, daß sie zwischen den Potentialen des ausgangsseitigen
Gebietes beim Bewerten der logischen Zustände "O" und "1" liegt. An den Ausgängen des Flipflops wird dann in Abhängigkeit
vom Über- oder Unterschreiten dieser Referenzspannurg durch das
Potential des ausgangsseitigen Gebietes ein digitales Signal abgegeben, das einen zufriedenstellenden Spannungshub aufweist. Der
hierzu erforderliche Schaltungsaufwand ist jedoch beträchtlich. Bei dieser bekannten Anordnung ist dem ausgangsseitigen Gebiet
entgegengesetzter Leitfähigkeit noch eine gegen die Halbleiterschicht isolierte Elektrode vorgeordnet, die mit einem vorgegebenen
weiteren Referenzpotential beschaltet ist, welches als Potentialbarriere
wirkt.
Aufgabe der Erfindung ist es, eine digitale Ladungsverschiebean-Ordnung
der eingangs genannten Art so auszubilden, daß ein bezüglich seines Spannungshubs regeneriertes, gegenüber den genannten
Störeinflüssen weitgehend unempfindliches Ausgangssignal
abgegeben wird.
Die erfindungsgemäße Anordnung ist durch die im Kennzeichen des Patentanspruchs 1 angegebenen Merkmale gekennzeichnet.
Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, daß mit einer wenig aufwendigen Ausgangsstufe die Bitfehlerrate
des digitalen Ausgangssignals in Bezug auf das Eingangssignal extrem niedrig gehalten werden kann, wobei gleichzeitig
das Ausgangssignal einen optimalen Spannungshub aufweist. Dabei
verringert die zur Errichtung einer Potentialbarriere vor dem ausgangsseitigen Gebiet vorgesehene Referenzspannung den genannten
Spannungshub in keiner Weise.
Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert.
Dabei zeigt:
809846/0278
. 6·
Figur 1 ein bevorzugtes Ausführungsbeispiel der Erfindung, Figur 2 einen zur Figur 1 gehörigen Potentialverlauf,
Figur 3 die Änderung eines zur Figur 1 gehörigen Potentialverlaufes während des Auslesens einer Informationseinheit,
Figur 4 Spannungs- Zeit-Diagramme zu Figur 1 und Figur 5 die Zusammenschaltung des Ausführungsbeispiels nach
Figur 1 mit einer weiteren Ladungsverschiebeanordnung.
In Figur 1 ist eine 2-Phasen-Ladungsverschiebeanordnung schematisch
dargestellt. Sie besteht aus einem p-dotierten Silizium-Substrat 1, dessen Oberfläche mit einer elektrisch isolierenden
Schicht 2, z. B. aus SiOp, belegt ist. In dieser isolierenden Schicht 2 sind Elektroden E1, 11b, 12b... nib und n2b in der
Weise angeordnet, daß sie sich in einer unteren, der Oberläche des Substrats 1 näherliegenden Ebene befinden, während weitere
Elektroden 11a, 12a... n1a, n2a und R1 in einer höheren, von der Substratoberfläche weiter entfernten Ebene liegen. Dies ist in
Fig. 1 in der Weise angedeutet, daß die letztgenannten Elektroden der Oberfläche der Schicht 2 anliegen. Es können noch weitere,
auch diese Elektroden abdeckende Isolationsschichten vorgesehen sein, die jedoch aus Gründen der Übersichtlichkeit nicht dargestellt
sind. Die Elektrodenkombination 11a, 11b ist über einen gemeinsamen Anschluß 11 mit einer Taktspannung U1 beaufschlagt,
deren Zeitdiagramm in Fig. 4 dargestellt ist. Die nächstfolgende Elektrodenkombination 12a, 12b erhält eine Taktspannung U2 (Fig. 4)
über einen gemeinsamen Anschluß 12 zugeführt. Die sich nach rechts anschließenden, im einzelnen nicht dargestellten Elektrodenkombinationen
sind dann der Reihe nach mit U1, U2, U1 usw. beschaltet.
Von den am Ende der Elektrodenreihe liegenden Elektrodenkombinationen
n1a, nib und n2a, n2b ist die erstere über den gemeinsamen Anschluß n1 mit U1 belegt, die letztere über den Anschluß n2
nicht, wie es nach der alternierenden Zuordnung zu erwarten wäre, mit U2, sondern mit einer ebenfalls in Fig. 4 dargestellten Spannung
uRK.
Die genannten Elektrodenkombinationen werden auch als Verschiebeelektroden
bezeichnet. Die Elektrode E1, die im folgenden als Eingangselektrode bezeichnet wird, ist an den Schaltungseingang
809846/0278
E geführt. Die Elektrode R1 besitzt einen Anschluß R. 3 bezeichnet
ein n+-dotiertes Gebiet, das als Source-Gebiet für die Ladungsverschiebeanordnung
dient, während 4 ein ausgangsseitiges, ebenfalls n+-dotiertes Gebiet bezeichnet. Das ausgangsseitige
Gebiet 4 ist über eine Leitung 5 mit dem Source-Anschluß eines Feldeffekt-Schalttransistors T1 verbunden, dessen Drain-Anschluß
an einer ersten Referenzspannung UR/) liegt. Der Gate-Anschluß
von T1 ist mit G1 bezeichnet. Der Source-Anschluß von T1 ist mit dem Gate einer Feldeffekttransistorstufe T2 verbunden, wobei der
Source-Anschluß von T2 über eine Impedanz 6 an Massepotential gelegt ist, während dessen Drain-Anschluß mit der Taktspannung U2
beschaltet ist. Der Verbindungspunkt zwischen dem Source-Anschluß von T2 und der Impedanz 6 stellt gleichzeitig den Schaltungsausgang
A dar, an dem das Ausgangssignal abgegriffen wird. A ist mit dem gemeinsamen Anschluß n2 der letzten, dem ausgangsseitigen Gebiet
4 vorgeordneten Verschiebeelektrode verbunden.
Unter dem Einfluß der Taktspannung U1 ergibt sich beim Auftreten eines der positiven Spannungsimpulse P1, P2, P3 usw., also z. B.
zum Zeitpunkt ti, an der Oberfläche des Substrats 1 unterhalb der
Verschiebeelektroden ein Potentialverlauf 01 gemäß Fig. 2. In dieser Darstellung ist 01 über der Achse s aufgetragen, die in
Längsrichtung des Substrats 1 unterhalb der Elektrodenreihe verläuft. Es entstehen sogenannte Potentialtöpfe PT1, PT2 usw. un-
terhalb der mit P1 belegten Verschiebeelektroden. Werden aus dem Gebiet 3 in das Substrat 1 Minoritätsladungsträger injiziert und
liegt gleichzeitig am Schaltungseingang E ein digitales Eingangssignal mit einem hohen Signalpegel an, so wird der unter der
Elektrode 11b befindliche Teil des Potentialtopfes PT1 mit derartigen
Ladungsträgern praktisch aufgefüllt. Nach dem Auftreten des nächstfolgenden positiven Impulses P1' von U2, also z. B.
zum Zeitpunkt t2, verschieben sich die Potentialtöpfe PT1 usw. und damit die in diesen angesammelten Ladungsträger jeweils in
den Bereich der benachbarten Verschiebeelektrode in Richtung s, wobei sich an der Oberfläche des Substrats 1 ein Potentialverlauf
02 gemäß Fig. 3 ergibt.
809846/0276
Der Potentialtopf PT3 in Fig. 2 wird in der Weise gebildet, daß ein positiver Spannungsimpuls P1'' einer G1 zugeführten Spannung
LU,, den Transistor T1 leitend schaltet, so daß das Gebiet 4 für
die Dauer von P1'' an eine Referenzspannung UR1 gelegt und damit
auf ein erstes Referenzpotential 0R1 rückgesetzt wird. In Fig. 2
ist die Breite des Gebietes 4 mit s4 bezeichnet. Der Anschluß R liegt ständig an einer zweiten Referenzspannung, die unterhalb
von R1 ein zweites Referenzpotential 0R2 entstehen läßt. Nach der
rückseitigen Flanke jedes Impulses P1'' ist das Gebiet 4 von UR1
wieder abgeschaltet, so daß es sich in einem Zustand befindet der mit "floating" bezeichnet wird. Solange das Gebiet 4 das Potential
0R1 einprägt erhält oder sich dieses Potential im Zustand
des "floating" nicht wesentlich verändert, ist T2 leitend, wobei während des Auftretens einer der Impulse P1' von U2 an der Impedanz
6 bzw. am Schaltungspunkt A gegenüber Masse eine Spannung ^RK ^fäHt» die etwa U2 entspricht. Dabei entstehen die im Zeitpunkt
t2 von Fig. 4 angedeuteten Spannungsverhältnisse und im rechten Teil der Fig. 3 der ausgezogen dargestellte Potentialverlauf
02, da die Spannung URK über n2 auch den Potentialtopf PT4
!0 bildet.
Wurde jedoch ein Ladungsträgerpaket in den Potentialtopf PT4 verschoben,
was in Fig. 3 durch eine schraffierte Fläche dargestellt ist, und erfolgt weiterhin ein allmählicher Abbau von PT3 im Be-
!5 reich s4 über die konstante Potentialschwelle 0no hinweg, so verändert
sich 0R1 in Fig. 3 entsprechend dem eingezeichneten Pfeil.
Der hierdurch immer weniger leitende Transistor T2 bewirkt ein Absinken von U™ am Schaltungspunkt A, was zu einer Potentialänderung
unterhalb der Elektrodenkombination n2a, n2b in Richtung
O der in Fig. 3 eingezeichneten Pfeile führt. Die unterhalb von s4
und n2a, n2b erreichten Endpotentiale sind in Fig. 3 gestrichelt eingezeichnet und werden in Fig. 4 durch den Zeitpunkt t3 gekennzeichnet.
Tastet man die Spannung am Ausgang A nach den Zeitpunkten t2 und t3 und jeweils vor dem nächstfolgenden Impuls P1'' ab,
so ergibt sich ohne den vorstehend beschriebenen Rückkopplungsvorgang ein hoher Spannungspegel von Up^, der einem im Substrat 1
übertragenen niedrigen logischen Signalpegel bzw. einer logischen "O" entspricht, beim Auftreten eines Rückkopplungsvorganges da-
809846/0278
gegen ein niedriger Spannungspegel von URK, der einem in 1 übertragenen
hohen logischen Signalpegel bzw. einer logischen "1" entspricht.
Das zweite Referenzpotential 0R2 entspricht einem Zwischenwert
der sich an A und unterhalb von n2a, n2b ergebenden Potentialänderungen. Dabei wird der Wert von 0R2 so gewählt, daß die Potentialschwelle
unterhalb von R1 nur von solchen Ladungsträgerpaketen überschritten werden kann, die eine logisch* "1" kennzeichnen.
Vorgetäuschte "1"-Signale, die beispielsweise durch den Dunkelstromeinfluß während des Verschiebens in 1 gebildet
werden, füllen den Potentialtopf unterhalb von n2a, n2b nicht bis zur Höhe der Potentialschwelle auf, verursachen keine Potentialverschiebungen
im Bereich von s4 und damit auch nicht unterhalb von n2a und n2b. Daher werden derartige Fehlereinflüsse
nicht berücksichtigt und können den Spannungshub am Ausgang A nicht verringern.
Die in Verbindung mit Fig. 1 beschriebenen Leitfähigkeitsverhältnisse
des Substrats 1 und der Schichten 3 und 4 können auch gegeneinander vertauscht werden. Darüber hinaus können beliebig
ausgebildete Ladungsverschiebeanordnungen, darunter auch solche, die in anderer Weise getaktet werden, nach der Erfindung ausgebildet
sein. In jedem Fall ist jedoch die letzte vor dem entgegengesetzt dotierten Ausgangsbebiet angeordnete Verschiebeelektrode
von der ihr üblicherweise zugeordneten Taktspannung freigeschaltet und mit einer über einen Schaltungspunkt der ausgangsseitigen
Transistorschaltung abgeleiteten Spannung beaufschlagt, die bei einer Verschiebung eines Ladungsträgerpakets in das ausgangsseitige
Gebiet entgegengesetzter Leitfähigkeit eine Amplitudenänderung erfährt, die den sich unter dem Einfluß der Taktspannungen
ergebenden Potentialänderungen unterhalb der Verschiebeelektroden entspricht.
In Fig. 5 ist eine mit den gleichen Bezugszeichen angedeutete Ladungsverschiebeanordnung nach Fig. 1 über ihren Schaltungsausgang
A mit einer zweiten, ähnlich aufgebauten Ladungsverschiebeanordnung verbunden, deren p--dotiertes Substrat mit 1 ' bezeichnet
809846/0278
-/ - 77P 7 0^5 BRD
. 40.
ist. Als Ladungsträger-Injektor dient ein η -dotiertes Gebiet 3'.
Eine Eingangselektrode E1' ist mit A verbunden. Eine zwischen 31
und E1' angeordnete Kombination von Referenzelektroden RE dient
zur Bildung eines Potentialtopfes PT4 und einer Potentialschwelle
PS1. Zwischen den einzelnen positiven Spannungsimpulsen P111
einer an einem Anschluß 3'? liegenden Spannung U., in das Substrat
1' injizierte Ladungsträger gelangen beim Auftreten eines
hohen Signalpegels von U^ in den dann gebildeten Potentialtopf
PT6, während sie bei Auftreten eines niedrigen Signalpegels von URta einen solchen nicht vorfinden und während des folgenden Impulses
pII( wieder in die Schicht 3' bzw. in PT5 zurückfließen.
Auf diese Weise wird unterhalb von E1' eine Folge von Ladungsträgerpaketen
gebildet, die immer dann auftreten, wenn über das Gebiet 4 gerade das Fehlen eines Ladungsträgerpaketes unterhalb
von n2b festgestellt wird. Die in ΡΤβ gebildeten Ladungsträgerpakete
werden hiervon ausgehend in dem Substrat 1' mittels üblicherweise über die Anschlüsse VS1, VS2 usw. getakteter Verschiebeelektroden
in Richtung auf den rechtsseitigen Ausgang der Gesamtanordnung in Fig. 5 weitertransportiert.
6 Patentansprüche
4 Figuren
4 Figuren
809846/0276
Leerseite
Claims (6)
- PatentansprücheΓ 1.)Digitale Ladungsverschiebeanordnung mit einer Halbleiterschicht eines ersten Leitfähigkeitstyps, einer darüber isoliert angeordneten Reihe von Verschiebeelektroden, die mit gegeneinander phasenverschobenen Taktspannungen beaufschlagt sind, und einem ausgangsseitigen Gebiet entgegengesetzter Leitfähigkeit, das einerseits mit einem ein erstes Referenzpotential intermittierend zuführenden Schalter und andererseits mit dem Eingang einer Transistorstufe verbunden ist, dadurch gekennzeichnet , daß die letzte dem ausgangsseitigen Gebiet (4) vorgeordnete Verschiebeelektrode (n2a, n2b) potentialmäßig mit einem Schaltungspunkt (A) der Transistorstufe (T2) gekoppelt ist, der bei der Verschiebung einer den einen logischen Pegel ("1") darstellenden Ladungsträgermenge in das ausgangsseitige Gebiet (4) eine Potentialänderung erfährt, die den Potentialänderungen unter den übrigen Verschiebeelektroden (11a, 11b; 12a, 12b...) etwa entspricht, und daß zwischen der letzten vorgeordneten Verschiebeelektrode (n2a, n2b) und dem ausgangsseitigen Gebiet (4) eine weitere gegen die Halbleiterschicht (1) isolierte Elektrode (R1) angeordnet und mit einem zweiten Referenzpotential beschaltet ist, das einem von dem Potential am Schaltungspunkt (A) überstrichenen Zwischenwert entspricht.
- 2. Ladungsverschiebeanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Schaltungspunkt (A) aus dem Verbindungspunkt der Source-Drain-Strecke eines Feldeffekttransistors (T2) und einem Lastelement (6) besteht, die in Serie zueinander an eine Versorgungsspannung geschaltet sind.
- 3. Ladungsverschiebeanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Schaltungspunkt (A) aus dem Source-Anschluß eines als Source-Folger geschalteten Feldeffekttransistors (T2) besteht.
- 4. Ladungsverschiebeanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der Schaltvngspunkt (A) gleichzeitig den digitalen Schaltungsausgang bildet.803846/0276
- 5. Ladungsverschiebeanordnung nach einem der Ansprüche 2 bis h, dadurch gekennzeichnet, daß der Drain-Anschluß des Feldeffekttransistors T2 mit einer der Taktspannungen (U2) beschaltet ist.
- 6. Ladungsverschiebeanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Schaltungspunkt (A) mit der Eingangselektrode (E1') einer weiteren Ladungsverschiebeanordnung (11, 3') verbunden ist.8 0 9 8 ms / 0 2 7 R
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2721039A DE2721039C2 (de) | 1977-05-10 | 1977-05-10 | Digitale Ladungsverschiebeanordnung |
US05/897,939 US4242600A (en) | 1977-05-10 | 1978-04-19 | Digital CCD arrangement |
FR7812929A FR2390802A1 (fr) | 1977-05-10 | 1978-05-02 | Dispositif numerique a transfert de charge |
IT22955/78A IT1095739B (it) | 1977-05-10 | 1978-05-03 | Dispositivo a spostamento di carica digitale |
JP53054355A JPS6012720B2 (ja) | 1977-05-10 | 1978-05-08 | デイジタル電荷転送デバイス |
CA302,952A CA1124403A (en) | 1977-05-10 | 1978-05-09 | Digital ccd arrangement |
GB18384/78A GB1599830A (en) | 1977-05-10 | 1978-05-09 | Arrangements |
BE187575A BE866926A (fr) | 1977-05-10 | 1978-05-10 | Dispositif numerique a transfert de charge |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2721039A DE2721039C2 (de) | 1977-05-10 | 1977-05-10 | Digitale Ladungsverschiebeanordnung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2721039A1 true DE2721039A1 (de) | 1978-11-16 |
DE2721039C2 DE2721039C2 (de) | 1986-10-23 |
Family
ID=6008536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2721039A Expired DE2721039C2 (de) | 1977-05-10 | 1977-05-10 | Digitale Ladungsverschiebeanordnung |
Country Status (8)
Country | Link |
---|---|
US (1) | US4242600A (de) |
JP (1) | JPS6012720B2 (de) |
BE (1) | BE866926A (de) |
CA (1) | CA1124403A (de) |
DE (1) | DE2721039C2 (de) |
FR (1) | FR2390802A1 (de) |
GB (1) | GB1599830A (de) |
IT (1) | IT1095739B (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5848464A (ja) * | 1981-09-17 | 1983-03-22 | Nec Corp | 電荷転送装置 |
US4513431A (en) * | 1982-06-07 | 1985-04-23 | International Business Machines Corporation | Charge coupled device output circuit structure |
NL8500863A (nl) * | 1985-03-25 | 1986-10-16 | Philips Nv | Ladingsoverdrachtinrichting. |
JPS6229802U (de) * | 1985-07-31 | 1987-02-23 | ||
JP2509740B2 (ja) * | 1989-07-07 | 1996-06-26 | 株式会社東芝 | 電荷転送装置 |
US5748035A (en) * | 1994-05-27 | 1998-05-05 | Arithmos, Inc. | Channel coupled feedback circuits |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2501934C2 (de) * | 1974-01-25 | 1982-11-11 | Hughes Aircraft Co., Culver City, Calif. | Verfahren zum Betrieb eines ladungsgekoppelten Halbleiter-Bauelementes und ladungsgekoppeltes Halbleiter-Bauelement zur Durchführung dieses Verfahrens |
US3937985A (en) * | 1974-06-05 | 1976-02-10 | Bell Telephone Laboratories, Incorporated | Apparatus and method for regenerating charge |
US3986059A (en) * | 1975-04-18 | 1976-10-12 | Bell Telephone Laboratories, Incorporated | Electrically pulsed charge regenerator for semiconductor charge coupled devices |
DE2541686A1 (de) * | 1975-09-18 | 1977-03-24 | Siemens Ag | Regenerierschaltung fuer ladungsgekoppelte elemente |
US4047051A (en) * | 1975-10-24 | 1977-09-06 | International Business Machines Corporation | Method and apparatus for replicating a charge packet |
US4092549A (en) * | 1976-12-20 | 1978-05-30 | Hughes Aircraft Company | Charge comparator |
-
1977
- 1977-05-10 DE DE2721039A patent/DE2721039C2/de not_active Expired
-
1978
- 1978-04-19 US US05/897,939 patent/US4242600A/en not_active Expired - Lifetime
- 1978-05-02 FR FR7812929A patent/FR2390802A1/fr active Granted
- 1978-05-03 IT IT22955/78A patent/IT1095739B/it active
- 1978-05-08 JP JP53054355A patent/JPS6012720B2/ja not_active Expired
- 1978-05-09 GB GB18384/78A patent/GB1599830A/en not_active Expired
- 1978-05-09 CA CA302,952A patent/CA1124403A/en not_active Expired
- 1978-05-10 BE BE187575A patent/BE866926A/xx unknown
Non-Patent Citations (3)
Title |
---|
IEEE J. of Solid-State Circuits, Bd. SC-11, 1976, Nr. 1, S. 18-24 * |
IEEE J. of Solid-State Circuits, Bd. Sc-7, 1972, Nr. 3, S. 237-242 * |
Wescon Technical Papers, Bd. 18, Sept. 1974, Nr. 2/1, S. 1-20 * |
Also Published As
Publication number | Publication date |
---|---|
JPS6012720B2 (ja) | 1985-04-03 |
IT7822955A0 (it) | 1978-05-03 |
FR2390802A1 (fr) | 1978-12-08 |
DE2721039C2 (de) | 1986-10-23 |
FR2390802B1 (de) | 1983-08-19 |
JPS53139940A (en) | 1978-12-06 |
BE866926A (fr) | 1978-09-01 |
CA1124403A (en) | 1982-05-25 |
GB1599830A (en) | 1981-10-07 |
IT1095739B (it) | 1985-08-17 |
US4242600A (en) | 1980-12-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2144235C3 (de) | Verzögerung sanordnung | |
DE2551797A1 (de) | Mit ladungsuebertragung arbeitender speicher | |
DE2154024B2 (de) | ||
DE1964956C3 (de) | Übertragungsstufe, insbesondere für Schieberegister | |
DE2622307C2 (de) | Integrierte Halbleiterspeichervorrichtung | |
DE2721039C2 (de) | Digitale Ladungsverschiebeanordnung | |
DE2447160A1 (de) | Dynamisches schieberegister | |
DE2852117A1 (de) | Regenerationsschaltung | |
DE2844248C3 (de) | Ladungsübertragungsanordnung | |
DE2543615A1 (de) | Regenerierstufe fuer ladungsverschiebeanordnungen | |
DE1907791A1 (de) | Logikschaltung | |
DE2255210A1 (de) | Datenspeicherschaltung | |
DE2103276C3 (de) | Dynamisches Schieberegister | |
DE2703317A1 (de) | Ladungsgekoppelte korrelatoranordnung | |
EP0025167B1 (de) | Eingangsstufe für eine monolithisch integrierte Ladungsverschiebeanordnung | |
EP0004870B1 (de) | Transversalfilter mit Paralleleingängen. | |
DE2430947C2 (de) | Halbleiterspeichereinheit | |
DE2721812A1 (de) | Auswerteschaltung fuer eine ladungsverschiebeanordnung | |
EP0025169B1 (de) | Integrierte Schaltung mit zwei CTD-Anordnungen | |
DE1938468C3 (de) | Dynamische Schaltungsanordnung | |
DE2704711A1 (de) | Ccd-speicherbaustein | |
DE1762383C3 (de) | Dynamische Verknüpfungsschaltung zur Durchführung von logischen Verknüpfungen | |
DE2313795C3 (de) | Bipolare IGFET-Schaltung | |
DE2042783A1 (de) | Logische Schaltung | |
DE1949630A1 (de) | Informationsspeicherstufe fuer ein Schieberegister |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OAM | Search report available | ||
OC | Search report available | ||
8110 | Request for examination paragraph 44 | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |