JP2509740B2 - 電荷転送装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は電荷転送装置に関するもので、特に駆動電圧
を低電圧化したものに関する。
を低電圧化したものに関する。
（従来の技術） 現在製品化されている電荷転送装置は12V〜15Vの直流
電源電圧を用い、転送パルスの電圧を5V〜12Vとしてい
るのが一般的である。ところが、電荷転送装置を用いる
システム全体を考えると、半導体電子部品は5Vで動作す
るものが多いため、電荷転送装置に関してもその直流電
源およびCCDレジスタの転送パルスの電圧を両方とも5V
とする（以下、これを完全5V方式という）ことが望まし
い。
電源電圧を用い、転送パルスの電圧を5V〜12Vとしてい
るのが一般的である。ところが、電荷転送装置を用いる
システム全体を考えると、半導体電子部品は5Vで動作す
るものが多いため、電荷転送装置に関してもその直流電
源およびCCDレジスタの転送パルスの電圧を両方とも5V
とする（以下、これを完全5V方式という）ことが望まし
い。
まず、転送パルスの5V化は、電荷転送レジスタの駆動
方式として最も多く採用されている２相駆動方式により
同一相の転送パルスが印加されるバリア部と蓄積部のポ
テンシャル差（バリア段差）を現状の制御可能範囲内で
最適化することにより、転送時の段差マージンが減少し
ても十分満足できるものが得られている。
方式として最も多く採用されている２相駆動方式により
同一相の転送パルスが印加されるバリア部と蓄積部のポ
テンシャル差（バリア段差）を現状の制御可能範囲内で
最適化することにより、転送時の段差マージンが減少し
ても十分満足できるものが得られている。
また、直流電源の5V化については出力部において転送
されてきた電荷を検出し排出するリセットドレインに印
加する電圧をいかに低くするかが問題となる。
されてきた電荷を検出し排出するリセットドレインに印
加する電圧をいかに低くするかが問題となる。
このようなリセットドレインの低電圧化に関しては種
々の試みがなされている。
々の試みがなされている。
第１の方法としては高いリセットドレイン電圧を内部
昇圧により得ることである。すなわち、外部より印加さ
れる5V電源と5Vのパルスを用い、内部的に高い電圧を発
生させ、これをリセットドレインに印加する。
昇圧により得ることである。すなわち、外部より印加さ
れる5V電源と5Vのパルスを用い、内部的に高い電圧を発
生させ、これをリセットドレインに印加する。
しかしながら、このような電圧発生回路は比較的大き
な面積を必要とし、しかも発生した電圧が比較的ノイズ
に弱く、これが直接出力と結合してしまうため、信号の
S/N比を低下させるという問題がある。
な面積を必要とし、しかも発生した電圧が比較的ノイズ
に弱く、これが直接出力と結合してしまうため、信号の
S/N比を低下させるという問題がある。
次に、第２の方法は、リセットドレインに外部よりの
直流電源電圧を直接印加する方法であり、代表的なもの
として、米国特許4603426号、および本願発明者による
特願昭63−77676号（特開平１−248664号）に開示され
た技術がある。
直流電源電圧を直接印加する方法であり、代表的なもの
として、米国特許4603426号、および本願発明者による
特願昭63−77676号（特開平１−248664号）に開示され
た技術がある。
米国特許4603426号においては、最終段を−4V〜−5V
で駆動し、それ以外の転送クロックを０〜5Vで駆動する
例を開示し、また、特願昭63−77676号においては、最
終段クロックのロウレベルを−3V以下、ハイレベルを5V
以上で駆動し、それ以外の転送クロックを０−5Vで駆動
する例が開示されている。なお、リセットドレインの直
流印加電圧はいずれも5Vである。
で駆動し、それ以外の転送クロックを０〜5Vで駆動する
例を開示し、また、特願昭63−77676号においては、最
終段クロックのロウレベルを−3V以下、ハイレベルを5V
以上で駆動し、それ以外の転送クロックを０−5Vで駆動
する例が開示されている。なお、リセットドレインの直
流印加電圧はいずれも5Vである。
ここで、特願昭63−77676号に開示された技術を説明
する。
する。
第15図において、Ｐ型シリコン等の一導電型半導体基
板１の上面には、この基板１と逆導電型の不純物をイオ
ン注入することにより障壁領域形成のための半導体領域
である注入領域２が形成され、この注入領域２の内部に
は、基板１と逆導電型の不純物を追加イオン注入するこ
とにより蓄積領域形成のための領域である追加注入領域
３が形成され、この注入領域２の出力側内部には、上記
基板１と逆導電型の不純物を高濃度に含む領域である浮
遊拡散層４及びリセットドレイン５がそれぞれ形成され
ている。
板１の上面には、この基板１と逆導電型の不純物をイオ
ン注入することにより障壁領域形成のための半導体領域
である注入領域２が形成され、この注入領域２の内部に
は、基板１と逆導電型の不純物を追加イオン注入するこ
とにより蓄積領域形成のための領域である追加注入領域
３が形成され、この注入領域２の出力側内部には、上記
基板１と逆導電型の不純物を高濃度に含む領域である浮
遊拡散層４及びリセットドレイン５がそれぞれ形成され
ている。
また、上記各追加注入領域3,3間に位置する各注入領
域２の上方には、ゲート酸化膜（図示せず）を挟んで１
層目の転送電極６が、各追加注入領域３の上方には、ゲ
ート酸化膜（図示せず）を挟んで２層目の転送電極７が
配置されているとともに、最終転送段の追加注入領域３
と浮遊拡散層４及びこの浮遊拡散層４とリセットドレイ
ン５との間の位置する注入領域２の上方には、ゲート酸
化膜（図示せず）を挟んで出力ゲート８及びリセットゲ
ート９がそれぞれ配置されている。
域２の上方には、ゲート酸化膜（図示せず）を挟んで１
層目の転送電極６が、各追加注入領域３の上方には、ゲ
ート酸化膜（図示せず）を挟んで２層目の転送電極７が
配置されているとともに、最終転送段の追加注入領域３
と浮遊拡散層４及びこの浮遊拡散層４とリセットドレイ
ン５との間の位置する注入領域２の上方には、ゲート酸
化膜（図示せず）を挟んで出力ゲート８及びリセットゲ
ート９がそれぞれ配置されている。
なお、21は第１相クロックパルス印加のための給電配
線、22は第２相クロックパルス印加のための給電配線で
あり、更に最終転送段の転送電極6,7には、同一チップ
上に形成された大振幅パルス発生器10が接続されてい
る。
線、22は第２相クロックパルス印加のための給電配線で
あり、更に最終転送段の転送電極6,7には、同一チップ
上に形成された大振幅パルス発生器10が接続されてい
る。
この大振幅パルス発生器10は、少なくともロウレベル
が−3V以下、ハイレベルが5V以上のパルスを、第１相、
第２相のパルスと所定の位相関係で発生するものとす
る。
が−3V以下、ハイレベルが5V以上のパルスを、第１相、
第２相のパルスと所定の位相関係で発生するものとす
る。
第15図に対応して描かれたポテンシャル図である第16
図に示すように、5V系のパルス直流電圧を基準とし、注
入領域２、即ち障壁領域のポテンシャル井戸を3V、追加
注入領域３、即ち蓄積領域のポテンシャル井戸を5Vに設
定する。
図に示すように、5V系のパルス直流電圧を基準とし、注
入領域２、即ち障壁領域のポテンシャル井戸を3V、追加
注入領域３、即ち蓄積領域のポテンシャル井戸を5Vに設
定する。
すると、上記大振幅パルス発生器20による大振幅パル
スのため、第16図に示すように、信号電荷は、出力ゲー
ト８の手前で、浅いポテンシャル井戸で転送されること
になる。これにより出力ゲート８の下のポテンシャル井
戸を浅く設定することが可能となる。
スのため、第16図に示すように、信号電荷は、出力ゲー
ト８の手前で、浅いポテンシャル井戸で転送されること
になる。これにより出力ゲート８の下のポテンシャル井
戸を浅く設定することが可能となる。
しかも、出力ゲート８及びリセットゲート９の下に単
一の半導体領域のみが形成されるので、ここのポテンシ
ャル井戸のばらつきを極力小さくすることができる。
一の半導体領域のみが形成されるので、ここのポテンシ
ャル井戸のばらつきを極力小さくすることができる。
この従来例においては、１層目の転送電極６、出力ゲ
ート８及びリセットゲート９は第１層目のポリシリコン
により、２層目の転送電極７は第２層目のポリシリコン
でそれぞれ形成されているが、例えばCCD転送の障壁領
域を注入領域２として形成し、この上に形成された１層
目の転送電極６をマスクとして自己整合方式により、イ
オン注入を行ってCCD転送の蓄積領域となる追加注入領
域３を形成することができる。
ート８及びリセットゲート９は第１層目のポリシリコン
により、２層目の転送電極７は第２層目のポリシリコン
でそれぞれ形成されているが、例えばCCD転送の障壁領
域を注入領域２として形成し、この上に形成された１層
目の転送電極６をマスクとして自己整合方式により、イ
オン注入を行ってCCD転送の蓄積領域となる追加注入領
域３を形成することができる。
（発明が解決しようとする課題） このようなCCDレジスタでは、最終転送段を外部より
印加されるクロックパルスよりも大振幅動作させるた
め、この部分での誘導ノイズがCCD出力信号にのってし
まい、信号のS/N比を劣化させるおそれがあった。ま
た、このような振幅拡大のための回路の構成は前述した
第１の方法の電圧発生回路と同一規模の面積が必要であ
るという問題もある。さらに、最終段のみで急激に振幅
を変化させることにより、信号電荷が完全には転送され
ず、転送効率が低下するという問題もある。
印加されるクロックパルスよりも大振幅動作させるた
め、この部分での誘導ノイズがCCD出力信号にのってし
まい、信号のS/N比を劣化させるおそれがあった。ま
た、このような振幅拡大のための回路の構成は前述した
第１の方法の電圧発生回路と同一規模の面積が必要であ
るという問題もある。さらに、最終段のみで急激に振幅
を変化させることにより、信号電荷が完全には転送され
ず、転送効率が低下するという問題もある。
本発明は上記問題点を考慮してなされたものであっ
て、少ない占有面積で低電圧動作が可能な信頼性の高い
電荷転送装置を提供することを目的とする。
て、少ない占有面積で低電圧動作が可能な信頼性の高い
電荷転送装置を提供することを目的とする。
（課題を解決するための手段） 本発明にかかる電荷転送装置によれば、複数の転送電
極と、前記複数の転送電極のうち出力ゲート前の最終転
送段を含む３以上の連続した転送段の転送電極に、それ
より前の他の転送段の転送電極に印加する転送パルスと
ほぼ同一の振幅であって、かつ最終転送段に近づくにつ
れて転送電極下に形成されるポテンシャル井戸の深さが
次第に浅くなるように直流オフセット分が単調に減少す
る転送パルスを印加する印加手段とを同一基板上に備
え、前記印加手段は、固定電位を分圧する複数の分割抵
抗と、この分割抵抗の接続点とこれに対応する転送電極
間に転送電極側をアノードとしてそれぞれ設けられたダ
イオードと、このダイオードと転送電極の接続点に転送
パルスを印加するコンデンサとを備えたことを特徴とす
る。
極と、前記複数の転送電極のうち出力ゲート前の最終転
送段を含む３以上の連続した転送段の転送電極に、それ
より前の他の転送段の転送電極に印加する転送パルスと
ほぼ同一の振幅であって、かつ最終転送段に近づくにつ
れて転送電極下に形成されるポテンシャル井戸の深さが
次第に浅くなるように直流オフセット分が単調に減少す
る転送パルスを印加する印加手段とを同一基板上に備
え、前記印加手段は、固定電位を分圧する複数の分割抵
抗と、この分割抵抗の接続点とこれに対応する転送電極
間に転送電極側をアノードとしてそれぞれ設けられたダ
イオードと、このダイオードと転送電極の接続点に転送
パルスを印加するコンデンサとを備えたことを特徴とす
る。
前記転送電極は第１および第２の２列に構成され、各
列の転送電極は１行ごとにそれぞれ位相の異なる第１お
よび第２の転送パルスが与えられ、同じパルスで駆動さ
れる転送電極の行位置は前記第１および第２列で１つず
つずれていることが好ましい。
列の転送電極は１行ごとにそれぞれ位相の異なる第１お
よび第２の転送パルスが与えられ、同じパルスで駆動さ
れる転送電極の行位置は前記第１および第２列で１つず
つずれていることが好ましい。
（作 用） このように構成された電荷転送装置によれば、最終転
送段を含む３以上の連続した転送段の転送電極に、最終
転送段に近づくにつれて転送電極下に形成されるポテン
シャル井戸の深さが次第に浅くなるように直流オフセッ
ト分が単調に減少する転送パルスが転送電極と同一基板
上に形成された印加手段により印加されるので、出力ゲ
ートの障壁部との関係で大振幅のパルスを発生させる必
要がない。したがって、誘導ノイズの発生を可及的に防
止することが可能となり、信頼性の高い、低電圧動作を
行う電荷転送装置を得ることができる。しかも、３段以
上にわたってポテンシャル井戸の深さを順次変化させて
いくので、信号電荷をほぼ完全に転送させることができ
るので、高い転送効率を達成することができる。
送段を含む３以上の連続した転送段の転送電極に、最終
転送段に近づくにつれて転送電極下に形成されるポテン
シャル井戸の深さが次第に浅くなるように直流オフセッ
ト分が単調に減少する転送パルスが転送電極と同一基板
上に形成された印加手段により印加されるので、出力ゲ
ートの障壁部との関係で大振幅のパルスを発生させる必
要がない。したがって、誘導ノイズの発生を可及的に防
止することが可能となり、信頼性の高い、低電圧動作を
行う電荷転送装置を得ることができる。しかも、３段以
上にわたってポテンシャル井戸の深さを順次変化させて
いくので、信号電荷をほぼ完全に転送させることができ
るので、高い転送効率を達成することができる。
（実施例） 本発明による電荷転送装置の実施例を第１図から第３
図を参照して説明する。
図を参照して説明する。
第１図において、ｐ型シリコン等の半導体基板11の上
面には、この基板11と逆導電型のｎ型不純物をイオン注
入することにより障壁領域形成のための半導体領域であ
る注入領域12（埋め込みチャネル領域）が形成されてい
る。そしてこの注入領域12の内部には、基板11と逆導電
型の不純物を高濃度に追加イオン注入することにより蓄
積領域となる追加注入領域131〜13nが形成されている。
この注入領域12の出力側内部には、基板11と逆導電型の
不純物を高濃度に含む領域である浮遊拡散層14及びリセ
ットドレイン15がそれぞれ形成されている。
面には、この基板11と逆導電型のｎ型不純物をイオン注
入することにより障壁領域形成のための半導体領域であ
る注入領域12（埋め込みチャネル領域）が形成されてい
る。そしてこの注入領域12の内部には、基板11と逆導電
型の不純物を高濃度に追加イオン注入することにより蓄
積領域となる追加注入領域131〜13nが形成されている。
この注入領域12の出力側内部には、基板11と逆導電型の
不純物を高濃度に含む領域である浮遊拡散層14及びリセ
ットドレイン15がそれぞれ形成されている。
また、各追加注入領域13,13間に位置する各注入領域1
2の上方には、１層目の転送電極161〜16nが配置され
（第１図では16n-5〜16nのみが示されている。）、各追
加注入領域13の上方には、２層目の転送電極171〜17nが
配置されている（第１図では17n-5〜17nのみが示されて
いる。）とともに、上記最終転送段の追加注入領域13n
と浮遊拡散層14及びこの浮遊拡散層14とリセットドレイ
ン15との間に位置する注入領域12の上方には、出力ゲー
ト18及びリセットゲート19がそれぞれ配設されている。
2の上方には、１層目の転送電極161〜16nが配置され
（第１図では16n-5〜16nのみが示されている。）、各追
加注入領域13の上方には、２層目の転送電極171〜17nが
配置されている（第１図では17n-5〜17nのみが示されて
いる。）とともに、上記最終転送段の追加注入領域13n
と浮遊拡散層14及びこの浮遊拡散層14とリセットドレイ
ン15との間に位置する注入領域12の上方には、出力ゲー
ト18及びリセットゲート19がそれぞれ配設されている。
第１相クロックパルス印加のための給電配線21が１層
目の転送電極16n−2iおよび２層目の転送電極17n-2iに
接続され、第２相クロックパルス印加のための給電配線
17はその隣に存在する１層目の転送電極16n-(2i-1)およ
び２層目の転送電極17n-(2i-1)に接続されている。ま
た、最終転送段を含む複数個（図面上では３個）の連続
した転送段の転送電極16n-2〜16n,17n-2〜17nには、パ
ルス発生器31,32,33がそれぞれ接続されている。これら
のパルス発生器31,32,33は基板11上に形成されている場
合と外部に形成される場合とがある。これらのパルス発
生器から出力されるパルスは共通パルス給配電線21,22
を介して送られてくるクロックパルスと同一振幅で最終
転送段に近付くにつれてそのハイレベルが次第に小さく
なるパルスを発生する。例えば、共通パルス給配電線2
1,22を介して送られてくるクロックパルスのロウレベル
が0.0Vでハイレベルが5.0Vであるならば、パルス発生回
路31,32および33の発生するパルスは、そのロウレベル
がそれぞれ−1.0V、−2.0V、及び−3.0Vであって、ハイ
レベルがそれぞれ4.0V、3.0V、及び2.0Vであるように設
定される。
目の転送電極16n−2iおよび２層目の転送電極17n-2iに
接続され、第２相クロックパルス印加のための給電配線
17はその隣に存在する１層目の転送電極16n-(2i-1)およ
び２層目の転送電極17n-(2i-1)に接続されている。ま
た、最終転送段を含む複数個（図面上では３個）の連続
した転送段の転送電極16n-2〜16n,17n-2〜17nには、パ
ルス発生器31,32,33がそれぞれ接続されている。これら
のパルス発生器31,32,33は基板11上に形成されている場
合と外部に形成される場合とがある。これらのパルス発
生器から出力されるパルスは共通パルス給配電線21,22
を介して送られてくるクロックパルスと同一振幅で最終
転送段に近付くにつれてそのハイレベルが次第に小さく
なるパルスを発生する。例えば、共通パルス給配電線2
1,22を介して送られてくるクロックパルスのロウレベル
が0.0Vでハイレベルが5.0Vであるならば、パルス発生回
路31,32および33の発生するパルスは、そのロウレベル
がそれぞれ−1.0V、−2.0V、及び−3.0Vであって、ハイ
レベルがそれぞれ4.0V、3.0V、及び2.0Vであるように設
定される。
このようなレベルが順次変化するパルスを発生する回
路の例を第３図に示す。この回路は5Vの固定電位VBを複
数の抵抗Ｒで分割し、抵抗間の接続点にダイオードＤの
カソードを接続し、転送パルスφ１をコンデンサＣを介
してダイオードＤのアノード側に接続して電圧を電圧を
合成し、転送段ごとに電圧の変化するパルスφ１を得て
いる。また、同様の構成により、転送段ごとに電圧の変
化するパルスφ２を得ている。
路の例を第３図に示す。この回路は5Vの固定電位VBを複
数の抵抗Ｒで分割し、抵抗間の接続点にダイオードＤの
カソードを接続し、転送パルスφ１をコンデンサＣを介
してダイオードＤのアノード側に接続して電圧を電圧を
合成し、転送段ごとに電圧の変化するパルスφ１を得て
いる。また、同様の構成により、転送段ごとに電圧の変
化するパルスφ２を得ている。
この実施例では転送電極は２列に構成され、各列の転
送電極には１行ごとにそれぞれ位相の異なる第１および
第２の転送パルスが与えられている。そして、同じパル
スで駆動される転送電極の行位置は各列で１つずつずれ
ている、いわゆるマルチプレックス構成となっている。
送電極には１行ごとにそれぞれ位相の異なる第１および
第２の転送パルスが与えられている。そして、同じパル
スで駆動される転送電極の行位置は各列で１つずつずれ
ている、いわゆるマルチプレックス構成となっている。
このような回路は電荷転送装置上に形成される。この
場合、従来のゲートアレイを利用することができ、設計
を容易化することができる。また、ここに示されたパル
ス発生回路はインバータ等が不要で、占有面積が小さ
く、上述したマルチプレックス構成に最適である。
場合、従来のゲートアレイを利用することができ、設計
を容易化することができる。また、ここに示されたパル
ス発生回路はインバータ等が不要で、占有面積が小さ
く、上述したマルチプレックス構成に最適である。
本実施例の電荷転送装置の転送電極16,17に上述の所
定パルスを印加した時の転送電極16,17下に形成される
ポテンシャル井戸の深さを第２図のグラフに示す。第２
図からわかるようにパルス発生器31,32及び33に接続さ
れている転送電極16,17下に形成されるポテンシャル井
戸の深さは、最終転送段に近付くにつれて単調に減少し
ていることがわかる。このように、３段以上の段にわた
って緩やかにポテンシャル井戸の深さを変化させていく
と、発生した信号電荷をほぼ完全に転送させることがで
き、転送効率の劣化を招かない。
定パルスを印加した時の転送電極16,17下に形成される
ポテンシャル井戸の深さを第２図のグラフに示す。第２
図からわかるようにパルス発生器31,32及び33に接続さ
れている転送電極16,17下に形成されるポテンシャル井
戸の深さは、最終転送段に近付くにつれて単調に減少し
ていることがわかる。このように、３段以上の段にわた
って緩やかにポテンシャル井戸の深さを変化させていく
と、発生した信号電荷をほぼ完全に転送させることがで
き、転送効率の劣化を招かない。
以上説明したように本実施例によれば、大振幅のパル
スを印加することなしにリセットドレインの低電圧化を
実現できる。これにより誘導ノイズの発生を可及的に防
止することが可能となり、信頼性の高い低電圧動作を行
う電荷転送装置を得ることができる。
スを印加することなしにリセットドレインの低電圧化を
実現できる。これにより誘導ノイズの発生を可及的に防
止することが可能となり、信頼性の高い低電圧動作を行
う電荷転送装置を得ることができる。
第４図は本発明と関係のある第１の例を示す素子断面
図であって、第１図と同一部分には同一の符号を付して
ある。第１図との相違は、最終転送段にのみクロックパ
ルス発生回路41が接続されている点である。
図であって、第１図と同一部分には同一の符号を付して
ある。第１図との相違は、最終転送段にのみクロックパ
ルス発生回路41が接続されている点である。
この例において、バリア段差は電極16の下の埋込みチ
ャネル領域12と、電極17の下の追加注入領域13のポテン
シャル井戸の深さの差によって決まる。すなわち、追加
注入領域13に注入される不純物量によってバリア段差が
制御される。
ャネル領域12と、電極17の下の追加注入領域13のポテン
シャル井戸の深さの差によって決まる。すなわち、追加
注入領域13に注入される不純物量によってバリア段差が
制御される。
最終段クロックパルス発生回路41は、最終段以外の転
送電極に印加される転送パルスと同一振幅で最終段の電
極16nおよび17n下のポテンシャル井戸が浅くなるように
設定されたパルスを発生する。例えば、この実施例では
最終段以外の転送電極161〜16n-1および171〜17n-1に印
加されるパルスの０〜5Vに対して、最終段では−2.5V〜
2.5Vとなっている。
送電極に印加される転送パルスと同一振幅で最終段の電
極16nおよび17n下のポテンシャル井戸が浅くなるように
設定されたパルスを発生する。例えば、この実施例では
最終段以外の転送電極161〜16n-1および171〜17n-1に印
加されるパルスの０〜5Vに対して、最終段では−2.5V〜
2.5Vとなっている。
一般に、最終転送段より前の転送段に印加する転送パ
ルスのハイレベルをＶH、ロウレベルをＶLとするとき、
最終転送段に印加される転送パルスのハイレベルを（Ｖ
L＋ＶH）/2、ロウレベルを（ＶL−ＶH）/2とし、出力ゲ
ートにほぼＶLに設定した直流電圧を印加するようにす
るとよい。
ルスのハイレベルをＶH、ロウレベルをＶLとするとき、
最終転送段に印加される転送パルスのハイレベルを（Ｖ
L＋ＶH）/2、ロウレベルを（ＶL−ＶH）/2とし、出力ゲ
ートにほぼＶLに設定した直流電圧を印加するようにす
るとよい。
第５図はこのような構成により２相のクロック信号で
駆動した場合のポテンシャル井戸の様子を示すポテンシ
ャル図である。同図においてはリセットドレイン15は5V
に設定されており、蓄積領域13によるバリア段差を1.0
V、ゲート印加電圧に対するポテンシャル井戸の深さの
変化の割合である変調度を0.8とした場合のポテンシャ
ル井戸の様子を示している。
駆動した場合のポテンシャル井戸の様子を示すポテンシ
ャル図である。同図においてはリセットドレイン15は5V
に設定されており、蓄積領域13によるバリア段差を1.0
V、ゲート印加電圧に対するポテンシャル井戸の深さの
変化の割合である変調度を0.8とした場合のポテンシャ
ル井戸の様子を示している。
この図から明らかなように、最終転送段の１つ前の転
送段の電荷蓄積部から最終転送段へ電荷が転送される際
の段差と最終転送段の蓄積部から出力ゲートへ信号電荷
が転送される際の段差はそれぞれ1.0Vでほぼ等しく設定
されている。したがって、このような段差は電荷の転送
を正常に行うのに十分である。
送段の電荷蓄積部から最終転送段へ電荷が転送される際
の段差と最終転送段の蓄積部から出力ゲートへ信号電荷
が転送される際の段差はそれぞれ1.0Vでほぼ等しく設定
されている。したがって、このような段差は電荷の転送
を正常に行うのに十分である。
本発明と関係のある第２の例を第６図および第７図に
示す。
示す。
この例は第４図に示した第１の例と類似しているが、
埋込みチャネル領域12の表面に形成された追加注入領域
13は最終段およびその１段手前では第４図の場合と同じ
注入濃度となっているが、その前の段231〜23n-2ではバ
リア段差が大きくなるように設定されている点が異な
る。最終段の電極16nおよび17nには最終段クロックパル
ス発生回路41からクロックパルスが与えられる点は第１
の例と同様である。
埋込みチャネル領域12の表面に形成された追加注入領域
13は最終段およびその１段手前では第４図の場合と同じ
注入濃度となっているが、その前の段231〜23n-2ではバ
リア段差が大きくなるように設定されている点が異な
る。最終段の電極16nおよび17nには最終段クロックパル
ス発生回路41からクロックパルスが与えられる点は第１
の例と同様である。
第７図はこの例の場合において２相のクロック信号で
駆動した場合のポテンシャル井戸の様子を示すポテンシ
ャル図である。同図からわかるように、最終段およびそ
の手前の１段のみのバリア段差が小さくなっている。
駆動した場合のポテンシャル井戸の様子を示すポテンシ
ャル図である。同図からわかるように、最終段およびそ
の手前の１段のみのバリア段差が小さくなっている。
第４図に示した例のように、全体を小さなバリア段差
で形成すると十分な転送電荷量を確保するためにはCCD
レジスタのレジスタ幅を比較的大きく取らなければなら
ない。しかし、最終段およびその手前の１段を除く転送
段においては、バリア段差を大きく設定しても転送に必
要なポテンシャル段差を十分確保できるため、バリア段
差を小さくする必要は必ずしもない。このように最終段
およびその手前の１段を除く転送段ではバリア段差を大
きくとることによりレジスタ幅を小さくすることがで
き、容量を減少させることができる。なお、最終段およ
びその手前の１段については、電荷蓄積部の長さＬを大
きくとることによりレジスタ幅の増加を押さえることが
できる。
で形成すると十分な転送電荷量を確保するためにはCCD
レジスタのレジスタ幅を比較的大きく取らなければなら
ない。しかし、最終段およびその手前の１段を除く転送
段においては、バリア段差を大きく設定しても転送に必
要なポテンシャル段差を十分確保できるため、バリア段
差を小さくする必要は必ずしもない。このように最終段
およびその手前の１段を除く転送段ではバリア段差を大
きくとることによりレジスタ幅を小さくすることがで
き、容量を減少させることができる。なお、最終段およ
びその手前の１段については、電荷蓄積部の長さＬを大
きくとることによりレジスタ幅の増加を押さえることが
できる。
このような構成の電荷転送装置を形成するにあたって
は、最終段およびその手前の１段についてのバリア段差
のばらつきの許容範囲が他の転送段のそれよりも狭いた
め、全部の転送段を同時に形成するのではなく、両者を
独立に形成する方が好ましい。
は、最終段およびその手前の１段についてのバリア段差
のばらつきの許容範囲が他の転送段のそれよりも狭いた
め、全部の転送段を同時に形成するのではなく、両者を
独立に形成する方が好ましい。
本発明と関係のある第３の例を第８図および第９図に
示す。
示す。
この例においては、電極171〜17nおよび出力ゲート1
8、リセットゲート19を第２層ポリシリコンとして形成
しており、これらの下の埋込みチャネル層12の表面には
基板11と同じ導電型の不純物を注入して形成された第１
のバリア層601〜60n+2となっている。また、バリア層60
n+1と60n+2の間には浮遊拡散領域14、60n+2の内側には
リセットドレイン15がそれぞれ形成されている。したが
って、第１および第２の例と比べて１層目のポリシリコ
ン層と２層目のポリシリコン層の役割が入れ代わってい
る。なお、この例においても最終段の電極16nおよび17n
には最終段クロックパルス発生回路41からクロックパル
スが与えられる点は第１の例と同様である。
8、リセットゲート19を第２層ポリシリコンとして形成
しており、これらの下の埋込みチャネル層12の表面には
基板11と同じ導電型の不純物を注入して形成された第１
のバリア層601〜60n+2となっている。また、バリア層60
n+1と60n+2の間には浮遊拡散領域14、60n+2の内側には
リセットドレイン15がそれぞれ形成されている。したが
って、第１および第２の例と比べて１層目のポリシリコ
ン層と２層目のポリシリコン層の役割が入れ代わってい
る。なお、この例においても最終段の電極16nおよび17n
には最終段クロックパルス発生回路41からクロックパル
スが与えられる点は第１の例と同様である。
第９図のポテンシャル図を参照すると、リセットドレ
インは5Vに設定されており、バリア領域60によるバリア
段差を1.0V、ゲート電極への印加電圧に対する変調度を
0.8に設定している。この結果、転送時のポテンシャル
井戸の関係は第１の例の場合と全く同じになる。
インは5Vに設定されており、バリア領域60によるバリア
段差を1.0V、ゲート電極への印加電圧に対する変調度を
0.8に設定している。この結果、転送時のポテンシャル
井戸の関係は第１の例の場合と全く同じになる。
本発明と関係のある第４の例を第10図および第11図に
示す。
示す。
この例は第３の例と類似しているが、最終段を除く転
送段の第２のポリシリコン層の下に設けられた、基板11
と同じ導電型の不純物を注入して形成された第１のバリ
ア層611〜61n-1がバリア段差が最終段よりも大きくなる
ようにイオン注入が行われている点が異なる。
送段の第２のポリシリコン層の下に設けられた、基板11
と同じ導電型の不純物を注入して形成された第１のバリ
ア層611〜61n-1がバリア段差が最終段よりも大きくなる
ようにイオン注入が行われている点が異なる。
この例でも第３の例の場合と同様に１層目のポリシリ
コンと２層目のポリシリコンの役割が入代わっている。
コンと２層目のポリシリコンの役割が入代わっている。
この結果、第11図に示すように、最終段より前の転送
段ではバリア段差が2Vで最終段よりも大きく取られてい
るため、第２の例のように転送幅を小さくして容量を減
少させることができる。
段ではバリア段差が2Vで最終段よりも大きく取られてい
るため、第２の例のように転送幅を小さくして容量を減
少させることができる。
第12図から第14図は第２から第５の実施例において用
いられた最終転送段クロックパルス発生回路の構成を示
す回路図である。これらにおいて、参照番号100は半導
体チップを表わしている。
いられた最終転送段クロックパルス発生回路の構成を示
す回路図である。これらにおいて、参照番号100は半導
体チップを表わしている。
第12図に示された回路においては、一端が接地された
抵抗101と一端に０〜5Vの範囲で変化するパルスが印加
されるオフセット偏位用コンデンサ103とを直列接続
し、その接続中点104を最終段パルス入力端子とすれ
ば、抵抗クランプ動作により2.5Vの電圧降下を行うこと
により、最終段ゲート102には例えば−2.5V〜2.5Vのパ
ルスが印加されることになる。
抵抗101と一端に０〜5Vの範囲で変化するパルスが印加
されるオフセット偏位用コンデンサ103とを直列接続
し、その接続中点104を最終段パルス入力端子とすれ
ば、抵抗クランプ動作により2.5Vの電圧降下を行うこと
により、最終段ゲート102には例えば−2.5V〜2.5Vのパ
ルスが印加されることになる。
第13図に示された回路では、電源106と接地間に２つ
の抵抗107,108を直列接続し、その接続中点とオフセッ
ト偏位用コンデンサ103とを接続している。この結果、
抵抗106,107で分割される抵抗値に応じて範囲が上限
値、下限値が変化することになるが、変化範囲の値は変
わらない。
の抵抗107,108を直列接続し、その接続中点とオフセッ
ト偏位用コンデンサ103とを接続している。この結果、
抵抗106,107で分割される抵抗値に応じて範囲が上限
値、下限値が変化することになるが、変化範囲の値は変
わらない。
第14図に示された回路では、第13図における抵抗107,
108の接続中点と接続中点104との間にダイオード109を
挿入したいわゆるダイオードクランプ型のものである。
この実施例の動作は第13図に示したものと同じである。
108の接続中点と接続中点104との間にダイオード109を
挿入したいわゆるダイオードクランプ型のものである。
この実施例の動作は第13図に示したものと同じである。
なお、第１図に示した電荷転送装置において、第８図
や第10図に示した例のように出力ゲートおよびリセット
ゲートを第２層ポリシリコン層で形成し、１層目ポリシ
リコンと２層目のポリシリコンの役割を入代えることも
できる。
や第10図に示した例のように出力ゲートおよびリセット
ゲートを第２層ポリシリコン層で形成し、１層目ポリシ
リコンと２層目のポリシリコンの役割を入代えることも
できる。
本発明にかかる電荷転送装置によれば、最終転送段を
含む３以上の連続した転送段の転送電極に、それより前
の他の転送段の転送電極に印加する転送パルスとほぼ同
一の振幅であって、かつ最終転送段に近づくにつれて転
送電極下に形成されるポテンシャル井戸の深さが次第に
浅くなるように直流オフセット分が単調に減少する転送
パルスを転送電極と同一基板上に形成された印加手段に
より印加するようにしているので、最終段で大振幅パル
スを印加する必要がなく、ノイズのない信頼性の高い駆
動を低電圧で行うことができる。また、３段以上にわた
ってポテンシャル井戸の深さを順次変化させていくの
で、信号電荷をほぼ完全に転送させることができ、高い
転送効率を達成することができる。また、パルス発生回
路が簡単な構成となっているので、マルチプレックス構
成の電荷転送装置を面積の増大を招くことなく実現でき
る。
含む３以上の連続した転送段の転送電極に、それより前
の他の転送段の転送電極に印加する転送パルスとほぼ同
一の振幅であって、かつ最終転送段に近づくにつれて転
送電極下に形成されるポテンシャル井戸の深さが次第に
浅くなるように直流オフセット分が単調に減少する転送
パルスを転送電極と同一基板上に形成された印加手段に
より印加するようにしているので、最終段で大振幅パル
スを印加する必要がなく、ノイズのない信頼性の高い駆
動を低電圧で行うことができる。また、３段以上にわた
ってポテンシャル井戸の深さを順次変化させていくの
で、信号電荷をほぼ完全に転送させることができ、高い
転送効率を達成することができる。また、パルス発生回
路が簡単な構成となっているので、マルチプレックス構
成の電荷転送装置を面積の増大を招くことなく実現でき
る。
第１図は本発明の電荷転送装置の第１の実施例を示す素
子断面図、第２図は第１図に示す電荷転送装置の動作を
示すポテンシャル図、第３図はポテンシャル井戸の深さ
を徐々に変化させるための電圧を与える回路を示す回路
図、第４図は本発明に関係のある第１の例を示す素子断
面図、第５図はそのポテンシャル図、第６図は本発明に
関係のある第２の例を示す素子断面図、第７図はそのポ
テンシャル図、第８図は本発明に関係のある第３の例を
示す素子断面図、第９図はそのポテンシャル図、第10図
は本発明に関係のある第４の例を示す素子断面図、第11
図はそのポテンシャル図、第12図は最終段に与えるパル
スを発生させる回路の回路図、第13図は最終段に与える
パルスを発生させる回路の他の例を示す回路図、第14図
は最終段に与えるパルスを発生させる回路のさらに他の
例を示す回路図、第15図は従来の大振幅を用いる電荷転
送装置の構成を示す素子断面図、第16図はその動作を示
すポテンシャル図である。 11……半導体基板、12……埋込みチャネル、13,23,60,6
1……蓄積領域、14……浮遊拡散層、15……リセットド
レイン、16,17……転送電極、18……出力ゲート、19…
…リセットゲート、20,21……転送パルス給電配線、31,
32,33,41……クロックパルス発生器。
子断面図、第２図は第１図に示す電荷転送装置の動作を
示すポテンシャル図、第３図はポテンシャル井戸の深さ
を徐々に変化させるための電圧を与える回路を示す回路
図、第４図は本発明に関係のある第１の例を示す素子断
面図、第５図はそのポテンシャル図、第６図は本発明に
関係のある第２の例を示す素子断面図、第７図はそのポ
テンシャル図、第８図は本発明に関係のある第３の例を
示す素子断面図、第９図はそのポテンシャル図、第10図
は本発明に関係のある第４の例を示す素子断面図、第11
図はそのポテンシャル図、第12図は最終段に与えるパル
スを発生させる回路の回路図、第13図は最終段に与える
パルスを発生させる回路の他の例を示す回路図、第14図
は最終段に与えるパルスを発生させる回路のさらに他の
例を示す回路図、第15図は従来の大振幅を用いる電荷転
送装置の構成を示す素子断面図、第16図はその動作を示
すポテンシャル図である。 11……半導体基板、12……埋込みチャネル、13,23,60,6
1……蓄積領域、14……浮遊拡散層、15……リセットド
レイン、16,17……転送電極、18……出力ゲート、19…
…リセットゲート、20,21……転送パルス給電配線、31,
32,33,41……クロックパルス発生器。
Claims (2)
- 【請求項１】複数の転送電極と、 前記複数の転送電極のうち出力ゲート前の最終転送段を
含む３以上の連続した転送段の転送電極に、それより前
の他の転送段の転送電極に印加する転送パルスとほぼ同
一の振幅であって、かつ最終転送段に近づくにつれて転
送電極下に形成されるポテンシャル井戸の深さが次第に
浅くなるように直流オフセット分が単調に減少する転送
パルスを印加する印加手段とを 同一基板上に備え、 前記印加手段は、固定電位を分圧する複数の分割抵抗
と、この分割抵抗の接続点とこれに対応する転送電極間
に転送電極側をアノードとしてそれぞれ設けられたダイ
オードと、このダイオードと転送電極の接続点に転送パ
ルスを印加するコンデンサとを備えたことを特徴とする
電荷転送装置。 - 【請求項２】前記転送電極は第１および第２の２列に構
成され、各列の転送電極は１行ごとにそれぞれ位相の異
なる第１および第２の転送パルスが与えられ、同じパル
スで駆動される転送電極の行位置は前記第１および第２
列で１つずつずれていることを特徴とする請求項１に記
載の電荷転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177879A JP2509740B2 (ja) | 1989-07-07 | 1990-07-05 | 電荷転送装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-176189 | 1989-07-07 | ||
| JP17618989 | 1989-07-07 | ||
| JP2177879A JP2509740B2 (ja) | 1989-07-07 | 1990-07-05 | 電荷転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03123037A JPH03123037A (ja) | 1991-05-24 |
| JP2509740B2 true JP2509740B2 (ja) | 1996-06-26 |
Family
ID=16009204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2177879A Expired - Lifetime JP2509740B2 (ja) | 1989-07-07 | 1990-07-05 | 電荷転送装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5093849A (ja) |
| EP (1) | EP0406890B1 (ja) |
| JP (1) | JP2509740B2 (ja) |
| KR (1) | KR930009143B1 (ja) |
| DE (1) | DE69022640T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH06216163A (ja) * | 1992-12-09 | 1994-08-05 | Eastman Kodak Co | 電荷結合素子 |
| US5530475A (en) * | 1994-11-30 | 1996-06-25 | Eastman Kodak Company | Image sensor with oversized vertical shift registers for marker pixel generation |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2721039C2 (de) * | 1977-05-10 | 1986-10-23 | Siemens AG, 1000 Berlin und 8000 München | Digitale Ladungsverschiebeanordnung |
| JPS58103172A (ja) * | 1981-12-16 | 1983-06-20 | Nec Corp | 電荷転送装置 |
| JPS61187368A (ja) * | 1985-02-15 | 1986-08-21 | Toshiba Corp | 電荷転送装置 |
| JPS61192142A (ja) * | 1985-02-20 | 1986-08-26 | Nec Corp | 通信システム |
| US4603426A (en) * | 1985-04-04 | 1986-07-29 | Rca Corporation | Floating-diffusion charge sensing for buried-channel CCD using a doubled clocking voltage |
| JPH0738440B2 (ja) * | 1985-09-20 | 1995-04-26 | 三洋電機株式会社 | 電荷結合デバイス |
| US4811371A (en) * | 1986-05-16 | 1989-03-07 | Rca Corporation | Floating-diffusion electrometer with adjustable sensitivity |
| JP2625721B2 (ja) * | 1987-05-18 | 1997-07-02 | ソニー株式会社 | 固体撮像装置 |
| FR2625041B1 (fr) * | 1987-12-22 | 1990-04-20 | Thomson Csf | Dispositif de transfert de charges a abaissement de potentiel de transfert en sortie, et procede de fabrication de ce dispositif |
| FR2626102B1 (fr) * | 1988-01-19 | 1990-05-04 | Thomson Csf | Memoire a transfert de charges et procede de fabrication de cette memoire |
| JPH01248664A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | Ｃｃｄレジスタの電荷転送回路 |
| US4992842A (en) * | 1988-07-07 | 1991-02-12 | Tektronix, Inc. | Charge-coupled device channel with countinously graded built-in potential |
-
1990
- 1990-07-05 JP JP2177879A patent/JP2509740B2/ja not_active Expired - Lifetime
- 1990-07-06 DE DE69022640T patent/DE69022640T2/de not_active Expired - Fee Related
- 1990-07-06 EP EP90112943A patent/EP0406890B1/en not_active Expired - Lifetime
- 1990-07-06 US US07/548,828 patent/US5093849A/en not_active Expired - Lifetime
- 1990-07-07 KR KR1019900010269A patent/KR930009143B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0406890B1 (en) | 1995-09-27 |
| KR930009143B1 (ko) | 1993-09-23 |
| KR910003821A (ko) | 1991-02-28 |
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