JPH0738440B2 - 電荷結合デバイス - Google Patents
電荷結合デバイスInfo
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- JPH0738440B2 JPH0738440B2 JP60209681A JP20968185A JPH0738440B2 JP H0738440 B2 JPH0738440 B2 JP H0738440B2 JP 60209681 A JP60209681 A JP 60209681A JP 20968185 A JP20968185 A JP 20968185A JP H0738440 B2 JPH0738440 B2 JP H0738440B2
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- gate electrode
- transfer gate
- clock pulse
- voltage
- transfer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電荷結合デバイスに関し、更に詳述すれば出力
部のリセット電位の低電圧化を可能として集積度を高め
得る電荷結合デバイスを提案するものである。
部のリセット電位の低電圧化を可能として集積度を高め
得る電荷結合デバイスを提案するものである。
〔従来技術〕 従来の電荷結合デバイス（以下CCDという）をFDA（Floa
ting Diffusion Amplifier−浮遊拡散増幅器）を出力部
に備えたものを例にとって説明する。第４図はその断面
構造及びチャネル電位を示し、第５図はゲート電圧とチ
ャネル電位との関係を示すグラフである。以下このCCD
の電荷転送動作を第４図及び第５図によって説明する。
このCCDはｐ型基板Ａ上に、複数の転送ゲート電極Φ1，
Φ2が交互に並設されており、転送ゲート電極Φ1は上層
ゲート電極Φ1Aと該ゲート電極に接続された下層ゲート
電極Φ1Bとからなり、転送ゲート電極Φ2は上層ゲート
電極Φ2Aと該ゲート電極に接続された下層ゲート電極Φ
2Bとからなっている。また上層ゲート電極Φ1A，Φ2Aの
下及び下層ゲート電極Φ1B，Φ2Bの下には、夫々のゲー
ト電極に対応してn-拡散層Ｂ及びｎ拡散層Ｃが形成され
ている。そして前記転送ゲート電極Φ1及びΦ2は、
ΦH1，ΦH2のの２相のクロックパルスにより駆動され
て、電荷は転送ゲート電極Φ1，Φ2下のチャネルに沿っ
て順次転送される。このクロックパルスにより、転送さ
れてきた電荷は、最終段の転送ゲート電極Φ1に印加さ
れるクロックパルスがオフ（Ｌレベル）であるときに第
４図に矢符で示すように出力ゲート電極OG下のn-拡散領
域のチャネル電位を越えて、出力ゲート電極OG下のチャ
ネルよりも下流側のn+拡散領域（漂遊拡散領域）Ｄへ転
送されここに蓄積されて、この電荷の蓄積にともなう電
位変化を出力として採り出す。その後、電荷はリセット
ゲート電極RGをオンとしてリセットドレイン電極VRDに
排出する。
ting Diffusion Amplifier−浮遊拡散増幅器）を出力部
に備えたものを例にとって説明する。第４図はその断面
構造及びチャネル電位を示し、第５図はゲート電圧とチ
ャネル電位との関係を示すグラフである。以下このCCD
の電荷転送動作を第４図及び第５図によって説明する。
このCCDはｐ型基板Ａ上に、複数の転送ゲート電極Φ1，
Φ2が交互に並設されており、転送ゲート電極Φ1は上層
ゲート電極Φ1Aと該ゲート電極に接続された下層ゲート
電極Φ1Bとからなり、転送ゲート電極Φ2は上層ゲート
電極Φ2Aと該ゲート電極に接続された下層ゲート電極Φ
2Bとからなっている。また上層ゲート電極Φ1A，Φ2Aの
下及び下層ゲート電極Φ1B，Φ2Bの下には、夫々のゲー
ト電極に対応してn-拡散層Ｂ及びｎ拡散層Ｃが形成され
ている。そして前記転送ゲート電極Φ1及びΦ2は、
ΦH1，ΦH2のの２相のクロックパルスにより駆動され
て、電荷は転送ゲート電極Φ1，Φ2下のチャネルに沿っ
て順次転送される。このクロックパルスにより、転送さ
れてきた電荷は、最終段の転送ゲート電極Φ1に印加さ
れるクロックパルスがオフ（Ｌレベル）であるときに第
４図に矢符で示すように出力ゲート電極OG下のn-拡散領
域のチャネル電位を越えて、出力ゲート電極OG下のチャ
ネルよりも下流側のn+拡散領域（漂遊拡散領域）Ｄへ転
送されここに蓄積されて、この電荷の蓄積にともなう電
位変化を出力として採り出す。その後、電荷はリセット
ゲート電極RGをオンとしてリセットドレイン電極VRDに
排出する。
ところで、従来のCCDは第４図に示す如く各転送ゲート
電極Φ1，Φ2下のチャネル電位が全ての転送ゲート電極
について同電位である。
電極Φ1，Φ2下のチャネル電位が全ての転送ゲート電極
について同電位である。
第５図は上層ゲート電極と下層ゲート電極の夫々に対す
るゲート電圧とチャネル電位との関係を示している。第
５図のＩで示すように、転送ゲート電極Φ1，Φ2のゲー
ト電圧又はこれに加わるクロックパルスは0VがＬレベル
であり、10VがＨレベルであってこの電圧範囲を変化す
る。従って下層ゲート電極下のチャネル電位は12〜20V
の間を変化することになり、それ故、ゲート電圧がオフ
のときにはチャネル電位は12Vになる。
るゲート電圧とチャネル電位との関係を示している。第
５図のＩで示すように、転送ゲート電極Φ1，Φ2のゲー
ト電圧又はこれに加わるクロックパルスは0VがＬレベル
であり、10VがＨレベルであってこの電圧範囲を変化す
る。従って下層ゲート電極下のチャネル電位は12〜20V
の間を変化することになり、それ故、ゲート電圧がオフ
のときにはチャネル電位は12Vになる。
このため、出力ゲート電極OG下のチャネル電位は、電荷
の転送上から転送ゲート電極Φ1，Φ2下のチャネル電位
12V以上（第４図では14Vとしている）を必要とする。そ
れ故、n+拡散領域Ｄに蓄積された電荷をリセットするた
めにはリセットゲート電極RG下のチャネル電位を出力ゲ
ート電極OGのチャネル電位14Vよりも、更に高い16V程度
（第４図参照）にする必要があり、このためにリセット
ドレイン電極VRDの電圧を16Vとする必要がある。したが
ってCCD周辺回路の電圧の高電圧化により、半導体装置
の小型化に制約がある。
の転送上から転送ゲート電極Φ1，Φ2下のチャネル電位
12V以上（第４図では14Vとしている）を必要とする。そ
れ故、n+拡散領域Ｄに蓄積された電荷をリセットするた
めにはリセットゲート電極RG下のチャネル電位を出力ゲ
ート電極OGのチャネル電位14Vよりも、更に高い16V程度
（第４図参照）にする必要があり、このためにリセット
ドレイン電極VRDの電圧を16Vとする必要がある。したが
ってCCD周辺回路の電圧の高電圧化により、半導体装置
の小型化に制約がある。
本発明は前述した問題を解決すべく、出力ゲート電極直
前の複数の転送ゲート電極に、これらの転送ゲート電極
よりも転送方向上流側の転送ゲート電極に与えるクロッ
クパルスより低電圧で、出力ゲート電極側で段階的に低
電圧となるクロックパルスを与えることにより、リセッ
トドレイン電圧の低電位化を図って集積度を高めたCCD
を提供することを目的とする。
前の複数の転送ゲート電極に、これらの転送ゲート電極
よりも転送方向上流側の転送ゲート電極に与えるクロッ
クパルスより低電圧で、出力ゲート電極側で段階的に低
電圧となるクロックパルスを与えることにより、リセッ
トドレイン電圧の低電位化を図って集積度を高めたCCD
を提供することを目的とする。
本発明に係るCCDは、転送ゲート電極に与えるクロック
パルスによりチャネルに沿って電荷を出力ゲート側へ順
次転送させる電荷結合デバイスにおいて、出力ゲート電
極直前の複数の転送ゲート電極に、これらの転送ゲート
電極よりも転送方向上流側の転送ゲート電極に与えるク
ロックパルスより低電圧で、出力ゲート電極側で段階的
に低電圧となるクロックパルスを与える構成としたこと
を特徴する。
パルスによりチャネルに沿って電荷を出力ゲート側へ順
次転送させる電荷結合デバイスにおいて、出力ゲート電
極直前の複数の転送ゲート電極に、これらの転送ゲート
電極よりも転送方向上流側の転送ゲート電極に与えるク
ロックパルスより低電圧で、出力ゲート電極側で段階的
に低電圧となるクロックパルスを与える構成としたこと
を特徴する。
以下に本発明をその実施例を示す図面に基づいて詳述す
る。第１図は本発明のCCDの断面構造図及び各ゲート電
極下のチャネル電位を示すグラフであり、第２図は出力
ゲート電極直前の２つの転送ゲート電極を駆動するため
のクロックパルスを発生させるパルス発生回路の回路図
である。第１図において、Φ1，Φ2はｐ型基板１上に複
数個を交互に並設した転送ゲート電極である。転送ゲー
ト電極Φ1は上層ゲート電極Φ1Aと該ゲート電極に接続
された下層ゲート電極Φ1Bとからなっており、転送ゲー
ト電極Φ2は上層ゲート電極Φ2Aと該ゲート電極に接続
された下層ゲート電極Φ2Bとからなっている。そして、
出力ゲート電極OG直前には転送ゲート電極Φ3及びΦ4が
配設されている。転送ゲート電極Φ3は上層ゲート電極
Φ3Aと該ゲート電極に接続された下層ゲート電極Φ3Bと
からなり、転送ゲート電極Φ4は上層ゲート電極Φ4Aと
該ゲート電極に接続された下層ゲート電極Φ4Bとからな
っている。転送ゲート電極Φ3，Φ4は転送ゲート電極Φ
1，Φ2と同構造を有している。
る。第１図は本発明のCCDの断面構造図及び各ゲート電
極下のチャネル電位を示すグラフであり、第２図は出力
ゲート電極直前の２つの転送ゲート電極を駆動するため
のクロックパルスを発生させるパルス発生回路の回路図
である。第１図において、Φ1，Φ2はｐ型基板１上に複
数個を交互に並設した転送ゲート電極である。転送ゲー
ト電極Φ1は上層ゲート電極Φ1Aと該ゲート電極に接続
された下層ゲート電極Φ1Bとからなっており、転送ゲー
ト電極Φ2は上層ゲート電極Φ2Aと該ゲート電極に接続
された下層ゲート電極Φ2Bとからなっている。そして、
出力ゲート電極OG直前には転送ゲート電極Φ3及びΦ4が
配設されている。転送ゲート電極Φ3は上層ゲート電極
Φ3Aと該ゲート電極に接続された下層ゲート電極Φ3Bと
からなり、転送ゲート電極Φ4は上層ゲート電極Φ4Aと
該ゲート電極に接続された下層ゲート電極Φ4Bとからな
っている。転送ゲート電極Φ3，Φ4は転送ゲート電極Φ
1，Φ2と同構造を有している。
転送ゲート電極Φ1，Φ2は共通の転送ゲート電極同士を
接続して２相クロックパルスΦH1，ΦH2を印加すべきク
ロック端子T1,T2に夫々接続している。また転送ゲート
電極Φ3，Φ4は２相クロックパルスΦH3，ΦH4を印加す
べきクロック端子T3,T4に夫々接続している。出力ゲー
ト電極OGより下流側にはリセットゲート電極RG及びリセ
ットドレイン電極VRDが並設されている。各ゲート電極
Φ1〜Φ4の下層ゲート電極下にはｎ拡散層が、また上層
ゲート電極下にはn-拡散層が夫々形成されている。
接続して２相クロックパルスΦH1，ΦH2を印加すべきク
ロック端子T1,T2に夫々接続している。また転送ゲート
電極Φ3，Φ4は２相クロックパルスΦH3，ΦH4を印加す
べきクロック端子T3,T4に夫々接続している。出力ゲー
ト電極OGより下流側にはリセットゲート電極RG及びリセ
ットドレイン電極VRDが並設されている。各ゲート電極
Φ1〜Φ4の下層ゲート電極下にはｎ拡散層が、また上層
ゲート電極下にはn-拡散層が夫々形成されている。
第２図は転送ゲート電極Φ3，Φ4に、転送ゲート電極Φ
1，Φ2に与えるクロックパルスより低電圧のクロックパ
ルスを与えるパルス発生回路であり、同図においてIC1,
IC2はいずれも直流電源Ｖによって駆動されるインバー
タ回路であり、インバータ回路IC1の入力端はパルス入
力端子T5に、インバータ回路IC2の入力端はパルス入力
端子T6に夫々接続されている。
1，Φ2に与えるクロックパルスより低電圧のクロックパ
ルスを与えるパルス発生回路であり、同図においてIC1,
IC2はいずれも直流電源Ｖによって駆動されるインバー
タ回路であり、インバータ回路IC1の入力端はパルス入
力端子T5に、インバータ回路IC2の入力端はパルス入力
端子T6に夫々接続されている。
インバータ回路IC1（又はIC2）の出力端はコンデンサC1
（又はC2）を介してクロック端子T3（又はT4）と接続さ
れるパルス出力端子T7（又はT8）に接続するとともに、
ダイオードD1（又はD2）と抵抗R5（又はR6）との並列回
路を介して、インバータ回路IC1（又はIC2）の直流電源
Ｖと並列接続された抵抗R1,R2（又はR3,R4）の直列回路
の中間ノードに接続されている。
（又はC2）を介してクロック端子T3（又はT4）と接続さ
れるパルス出力端子T7（又はT8）に接続するとともに、
ダイオードD1（又はD2）と抵抗R5（又はR6）との並列回
路を介して、インバータ回路IC1（又はIC2）の直流電源
Ｖと並列接続された抵抗R1,R2（又はR3,R4）の直列回路
の中間ノードに接続されている。
なお、例えばこの回路における抵抗R1は45kΩ，R2は39k
Ω，R3は60kΩ，R4は20kΩ，R5及びR6は1MΩ，コンデン
サC1及びC2は夫々0.1μＦである。このパルス発生回路
はパルス入力端子T5にクロックパルスΦH1と同位相であ
ってPeak to peak電圧が5Vのパルス電圧を与えることに
より、そのパルス電圧と同位相であって、Peak to peak
電圧が10Vであり6V〜−4Vの間で変化する第３図（イ）
に示す如きクロックパルスΦH3がパルス出力端子T7に出
力されるようになっている。なお、クロックパルスΦH3
のH,Lレベルは前記抵抗R1及びR2の抵抗値にて定まる。
Ω，R3は60kΩ，R4は20kΩ，R5及びR6は1MΩ，コンデン
サC1及びC2は夫々0.1μＦである。このパルス発生回路
はパルス入力端子T5にクロックパルスΦH1と同位相であ
ってPeak to peak電圧が5Vのパルス電圧を与えることに
より、そのパルス電圧と同位相であって、Peak to peak
電圧が10Vであり6V〜−4Vの間で変化する第３図（イ）
に示す如きクロックパルスΦH3がパルス出力端子T7に出
力されるようになっている。なお、クロックパルスΦH3
のH,Lレベルは前記抵抗R1及びR2の抵抗値にて定まる。
またパルス入力端子T6にクロックパルスΦH2と同位相で
あってPeak to peak電圧が5Vのパルス電圧を与えること
により、そのパルス電圧と同位相であり、Peak to peak
電圧が10Vであって8V〜−2Vの間で変化する第３図
（ロ）に示す如きクロックパルスΦ電圧H4がパルス出力
端子T8に出力されるようになっている。このクロックパ
ルスΦH4のH,Lレベルも前記抵抗R3及びR4によって定ま
る。
あってPeak to peak電圧が5Vのパルス電圧を与えること
により、そのパルス電圧と同位相であり、Peak to peak
電圧が10Vであって8V〜−2Vの間で変化する第３図
（ロ）に示す如きクロックパルスΦ電圧H4がパルス出力
端子T8に出力されるようになっている。このクロックパ
ルスΦH4のH,Lレベルも前記抵抗R3及びR4によって定ま
る。
以上を整理すると転送ゲート電極Φ1，Φ3には同位相の
クロックパルスΦH1〔第３図（ハ）〕，ΦH3が、また転
送ゲート電極Φ2，Φ4にはクロックパルスΦH1，ΦH3と
逆位相のクロックパルスΦH2〔第３図（ニ）〕，ΦH4が
与えられることになり、従って電荷の転送は従来のもの
と同様のタイミングで行われていく。この間クロックパ
ルスΦH1，ΦH2が加えられる転送ゲート電極下のチャネ
ル電位の変化は従来同様である。
クロックパルスΦH1〔第３図（ハ）〕，ΦH3が、また転
送ゲート電極Φ2，Φ4にはクロックパルスΦH1，ΦH3と
逆位相のクロックパルスΦH2〔第３図（ニ）〕，ΦH4が
与えられることになり、従って電荷の転送は従来のもの
と同様のタイミングで行われていく。この間クロックパ
ルスΦH1，ΦH2が加えられる転送ゲート電極下のチャネ
ル電位の変化は従来同様である。
ところがクロックパルスΦH4は−2V〜8Vの間、つまり第
５図のIIの範囲を、またクロックパルスΦH3は−4V〜6V
の間、つまり第５図IIIの範囲を変化するから、これら
のクロックパルスΦH4，ΦH3が与えられる下層ゲート電
極Φ4B，Φ3B夫々の直下のチャネル電位は、第５図から
明らかな如く夫々約10.5V〜18V,9V〜16.5Vの間で変化す
ることになる。そうすると出力ゲート電極OGのチャネル
電位は9Vより高い10Vで足りるから、リセットゲート電
極RGにリセットパルスが加えられた時のその直下のチャ
ネル電位、従ってまたリセットドレイン電極VRDのチャ
ネル電位、即ちこの電極VRDの電位はそれより高い12Vで
足りることになり、従来品に比して4Vの電圧低減が可能
となる。
５図のIIの範囲を、またクロックパルスΦH3は−4V〜6V
の間、つまり第５図IIIの範囲を変化するから、これら
のクロックパルスΦH4，ΦH3が与えられる下層ゲート電
極Φ4B，Φ3B夫々の直下のチャネル電位は、第５図から
明らかな如く夫々約10.5V〜18V,9V〜16.5Vの間で変化す
ることになる。そうすると出力ゲート電極OGのチャネル
電位は9Vより高い10Vで足りるから、リセットゲート電
極RGにリセットパルスが加えられた時のその直下のチャ
ネル電位、従ってまたリセットドレイン電極VRDのチャ
ネル電位、即ちこの電極VRDの電位はそれより高い12Vで
足りることになり、従来品に比して4Vの電圧低減が可能
となる。
なお、上記実施例では２相駆動方式のCCDについて説明
したが、本方式に限定されず、例えば３相駆動方式のCC
Dにおいても、本実施例と同様に出力ゲート電極の直前
に低圧のクロックパルスで駆動される転送ゲート電極を
設けることにより同じ効果が得られるのは勿論である。
したが、本方式に限定されず、例えば３相駆動方式のCC
Dにおいても、本実施例と同様に出力ゲート電極の直前
に低圧のクロックパルスで駆動される転送ゲート電極を
設けることにより同じ効果が得られるのは勿論である。
以上詳述したように本発明の電荷結合デバイスは、出力
ゲート電極直前の転送ゲート電極に、これらの転送ゲー
ト電極よりも転送方向上流側の転送ゲート電極に与える
クロックパルスより低電圧で、出力ゲート電極側で段階
的に低電圧となるクロックパルスを与えることにより、
リセットドレイン電極VRDの電圧を低下させ得て、周辺
回路の回路電圧の低電圧化が図れ集積回路の集積度向上
に大きく寄与することができる。
ゲート電極直前の転送ゲート電極に、これらの転送ゲー
ト電極よりも転送方向上流側の転送ゲート電極に与える
クロックパルスより低電圧で、出力ゲート電極側で段階
的に低電圧となるクロックパルスを与えることにより、
リセットドレイン電極VRDの電圧を低下させ得て、周辺
回路の回路電圧の低電圧化が図れ集積回路の集積度向上
に大きく寄与することができる。
第１図及び第２図は本発明に係る電荷結合デバイスを示
し、第１図は電荷結合デバイスの断面構造図及び各ゲー
ト電極のチャネル電位図、第２図は出力ゲート電極直前
の転送ゲート電極を駆動するクロックパルスを得るため
のパルス発生回路の回路図である。第３図は転送ゲート
電極を駆動するクロックパルスの波形図、第４図は従来
の電荷結合デバイスの断面図及びチャネル電位図、第５
図はゲート電圧に対するチャネル電位の関係を示す特性
図である。 Φ1〜Φ4……転送ゲート電極、OG……出力ゲート電極、
RG……リセットゲート電極、VRD……リセットドレイン
電極、ΦH1〜ΦH4……クロックパルス、IC1,IC2……イ
ンバータ回路、T1〜T4……クロック端子
し、第１図は電荷結合デバイスの断面構造図及び各ゲー
ト電極のチャネル電位図、第２図は出力ゲート電極直前
の転送ゲート電極を駆動するクロックパルスを得るため
のパルス発生回路の回路図である。第３図は転送ゲート
電極を駆動するクロックパルスの波形図、第４図は従来
の電荷結合デバイスの断面図及びチャネル電位図、第５
図はゲート電圧に対するチャネル電位の関係を示す特性
図である。 Φ1〜Φ4……転送ゲート電極、OG……出力ゲート電極、
RG……リセットゲート電極、VRD……リセットドレイン
電極、ΦH1〜ΦH4……クロックパルス、IC1,IC2……イ
ンバータ回路、T1〜T4……クロック端子
Claims (1)
- 【請求項１】転送ゲート電極に与えるクロックパルスに
よりチャネルに沿って電荷を出力ゲート側へ順次転送さ
せる電荷結合デバイスにおいて、 出力ゲート電極直前の複数の転送ゲート電極に、これら
の転送ゲート電極よりも転送方向上流側の転送ゲート電
極に与えるクロックパルスより低電圧で、出力ゲート電
極側で段階的に低電圧となるクロックパルスを与える構
成としたことを特徴とする電荷結合デバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209681A JPH0738440B2 (ja) | 1985-09-20 | 1985-09-20 | 電荷結合デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60209681A JPH0738440B2 (ja) | 1985-09-20 | 1985-09-20 | 電荷結合デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6269558A JPS6269558A (ja) | 1987-03-30 |
| JPH0738440B2 true JPH0738440B2 (ja) | 1995-04-26 |
Family
ID=16576855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60209681A Expired - Lifetime JPH0738440B2 (ja) | 1985-09-20 | 1985-09-20 | 電荷結合デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738440B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6370570A (ja) * | 1986-09-12 | 1988-03-30 | Nec Corp | 電荷転送装置 |
| JPH0629381Y2 (ja) * | 1988-03-24 | 1994-08-10 | 株式会社大井製作所 | 車両用インサイドハンドル装置 |
| JP2570855B2 (ja) * | 1989-04-05 | 1997-01-16 | 三菱電機株式会社 | 電荷結合素子 |
| JP2509740B2 (ja) * | 1989-07-07 | 1996-06-26 | 株式会社東芝 | 電荷転送装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128665A (ja) * | 1983-12-16 | 1985-07-09 | Oki Electric Ind Co Ltd | 電荷移送装置 |
-
1985
- 1985-09-20 JP JP60209681A patent/JPH0738440B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6269558A (ja) | 1987-03-30 |
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