JPS6265299A - 電荷移送装置 - Google Patents
電荷移送装置Info
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- JPS6265299A JPS6265299A JP60204676A JP20467685A JPS6265299A JP S6265299 A JPS6265299 A JP S6265299A JP 60204676 A JP60204676 A JP 60204676A JP 20467685 A JP20467685 A JP 20467685A JP S6265299 A JPS6265299 A JP S6265299A
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- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｃ（：Ｄ （Ｃｈａｒｇｅ Ｃｏｕｐｌｅ
ｄ Ｄｅｖｉｃｅ ） ＊アナログ・フィールド−メモ
リ等の電荷移送装置に関するものである。
ｄ Ｄｅｖｉｃｅ ） ＊アナログ・フィールド−メモ
リ等の電荷移送装置に関するものである。
（従来の技術）
従来、このような分野の技術としては、電子通信学会論
文誌、ＥＤ８４−７８ （１９８４）Ｐ、４？−５２に
記載されるものがあった。以下、その構成を図を用いて
説明する。
文誌、ＥＤ８４−７８ （１９８４）Ｐ、４？−５２に
記載されるものがあった。以下、その構成を図を用いて
説明する。
第２図は従来の電荷移送装置であるＣＣＤアナログ−フ
ィールド・メモリの−・構成例を示す概略構成図である
。
ィールド・メモリの−・構成例を示す概略構成図である
。
第２図において、ｌはアナログ信号ＩＮをサンプリング
して入力する入力回路であり、この入力回路１には複数
段の大カシリアルレジスタ２が接続されている。入力シ
リアルレジスタ２にはトランスファケート３を介して複
数列からなるパラレルレジスタ４が接続され、さらにそ
のパラレルレジスタ４に１ トランスファゲート５を介
して複数段の出力シリアルレジスタ６が接続されている
。出力シリアルレジスタ６には、そのレジスタ６の信号
電荷を電圧変換、あるいは電流変換して出力信号を取出
す出力回路７が接続されている。このような構造の装置
を一般にＳＰＳ転送型電荷移送装置という。
して入力する入力回路であり、この入力回路１には複数
段の大カシリアルレジスタ２が接続されている。入力シ
リアルレジスタ２にはトランスファケート３を介して複
数列からなるパラレルレジスタ４が接続され、さらにそ
のパラレルレジスタ４に１ トランスファゲート５を介
して複数段の出力シリアルレジスタ６が接続されている
。出力シリアルレジスタ６には、そのレジスタ６の信号
電荷を電圧変換、あるいは電流変換して出力信号を取出
す出力回路７が接続されている。このような構造の装置
を一般にＳＰＳ転送型電荷移送装置という。
次に動作について説明する。
先ず、入力回路ｌにアナログ信号ＩＮが入力されると、
その信号量に見合った信号電荷が大カシリアルレジスタ
２の１段目に入力される。入力された信号電荷は入力シ
リアルレジスタ２に印加されるクロックパルスによって
そのレジスタ内を転送される。入力シリアルレジスタ２
の全ての段に信号電荷が入力されると、信号によってト
ランスファケート３が開き、その信号電荷が同時にパラ
レルレジスタ４に転送される。その動作が繰り返され、
パラレルレジスタ４に印加されるクロックパルスに従っ
てそのパラレルレジスタ４内の信号゛１シ荷が出力レジ
スタ６方向（第２図の矢印六方向）へ向って転送されて
いく。
その信号量に見合った信号電荷が大カシリアルレジスタ
２の１段目に入力される。入力された信号電荷は入力シ
リアルレジスタ２に印加されるクロックパルスによって
そのレジスタ内を転送される。入力シリアルレジスタ２
の全ての段に信号電荷が入力されると、信号によってト
ランスファケート３が開き、その信号電荷が同時にパラ
レルレジスタ４に転送される。その動作が繰り返され、
パラレルレジスタ４に印加されるクロックパルスに従っ
てそのパラレルレジスタ４内の信号゛１シ荷が出力レジ
スタ６方向（第２図の矢印六方向）へ向って転送されて
いく。
信号電荷がパラレルレジスタ４の最終段に達すると、信
号によってトランスファゲート５が開き、パラレルレジ
スタ最終段の信号１を荷が同時に出力レジスタ６へ転送
される０次いで、出力シリアルレジスタ６に印加される
クロックパルスにより、出力シリアルレジスタ６内の信
号電荷が出力回路７を通して順次、時系列に出力される
。
号によってトランスファゲート５が開き、パラレルレジ
スタ最終段の信号１を荷が同時に出力レジスタ６へ転送
される０次いで、出力シリアルレジスタ６に印加される
クロックパルスにより、出力シリアルレジスタ６内の信
号電荷が出力回路７を通して順次、時系列に出力される
。
第３図は、出力回路７から出力される出力信号が雑音を
含まない理想的な波形図を示している。
含まない理想的な波形図を示している。
（発明が解決しようとする問題点）
しかしながら、１記構成の装置では、次のような問題点
があった。
があった。
■ 電荷移送装置を構成するシリコンチップ内を信号電
荷が転送されるときに、暗電流と呼ばれるリーク電流が
生じることがある。第４図に示すように、そのような暗
電流が生じると、それによって雑音電荷が発生し、この
雑音電荷が雑音信号又となって転送すべき信号電荷に重
畳されて出力信号が歪むという問題点があった。特に、
その影響はシリコンチップの周囲温度が上昇するほど、
顕著になる傾向を有している。
荷が転送されるときに、暗電流と呼ばれるリーク電流が
生じることがある。第４図に示すように、そのような暗
電流が生じると、それによって雑音電荷が発生し、この
雑音電荷が雑音信号又となって転送すべき信号電荷に重
畳されて出力信号が歪むという問題点があった。特に、
その影響はシリコンチップの周囲温度が上昇するほど、
顕著になる傾向を有している。
■ 前記暗電流による信号劣化は、出力シリアルレジス
タ６の各段にて異なる。そのため、外部で出力信号の補
正を行なう場合、出力シリアルレジスタ６の出力信号を
アナログ−ディジタル変換後にディジタルメモリで記憶
し、その記憶（ａを用いてディジタル−アナログ変換し
た値を該当する出力シリアルレジスタ段毎にその差をと
るようなことをする等、繁雑な回路を必要とするという
問題点があった。
タ６の各段にて異なる。そのため、外部で出力信号の補
正を行なう場合、出力シリアルレジスタ６の出力信号を
アナログ−ディジタル変換後にディジタルメモリで記憶
し、その記憶（ａを用いてディジタル−アナログ変換し
た値を該当する出力シリアルレジスタ段毎にその差をと
るようなことをする等、繁雑な回路を必要とするという
問題点があった。
本発明は、前記従来技術が持っていた問題点として、暗
電流により発生した雑音電荷による信号劣化の点と、そ
の信号劣化が出力シリアルレジスタの各段で異なるため
にその補正のための複雑な回路が必要になるという点に
ついて解決した電荷移送袋ごを提供するものである。
電流により発生した雑音電荷による信号劣化の点と、そ
の信号劣化が出力シリアルレジスタの各段で異なるため
にその補正のための複雑な回路が必要になるという点に
ついて解決した電荷移送袋ごを提供するものである。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、入力回路、入力
シリアルレジスタ、パラレルレジスタ、出力シリアルレ
ジスタ、及び出力回路を備えたＳＰＳ構造の電荷移送装
置において、前記複数列のパラレルレジスタを、前記人
力シリアルレジスタから前記出力シリアルレジスタへの
信号転送方向を持つ第１のレジスタと、その信号転送方
向と逆向きの信号転送方向を持つ第２のレジスタとを交
互に配列して構成し、かつ前記第２のレジスタでパラレ
ルに転送される信号を前記入力シリアルレジスタから取
出す出力回路を設けたものである。。
シリアルレジスタ、パラレルレジスタ、出力シリアルレ
ジスタ、及び出力回路を備えたＳＰＳ構造の電荷移送装
置において、前記複数列のパラレルレジスタを、前記人
力シリアルレジスタから前記出力シリアルレジスタへの
信号転送方向を持つ第１のレジスタと、その信号転送方
向と逆向きの信号転送方向を持つ第２のレジスタとを交
互に配列して構成し、かつ前記第２のレジスタでパラレ
ルに転送される信号を前記入力シリアルレジスタから取
出す出力回路を設けたものである。。
（作 用）
本発明によれば、以上のように電荷移送装置を構成した
ので、第１のレジスタは信号電荷を入力シリアルレジス
から出力シリアルレジスタ方向へ転送するように働き、
また第２のレジスタは暗電流により生じた雑音電荷のみ
を出力シリアルレジスタから入力シリアルレジスタ方向
へ転送するように働く。そのため、第１のレジスタの信
号電荷を出力シリアルレジスタ及び出力回路を通して取
り出すと共に、第２のレジスタの雑音電荷を入力シリア
ルレジスタ及び出力回路を通して取り出し、それら両出
力回路における出力信号の差をとることにより、暗電流
の影響のない理想的な出力信号が得られる。したがって
、前記問題点を除去できるのである。
ので、第１のレジスタは信号電荷を入力シリアルレジス
から出力シリアルレジスタ方向へ転送するように働き、
また第２のレジスタは暗電流により生じた雑音電荷のみ
を出力シリアルレジスタから入力シリアルレジスタ方向
へ転送するように働く。そのため、第１のレジスタの信
号電荷を出力シリアルレジスタ及び出力回路を通して取
り出すと共に、第２のレジスタの雑音電荷を入力シリア
ルレジスタ及び出力回路を通して取り出し、それら両出
力回路における出力信号の差をとることにより、暗電流
の影響のない理想的な出力信号が得られる。したがって
、前記問題点を除去できるのである。
（実施例）
第１図は本発明の第１の実施例を示す電荷移送装置の概
略構成図である。
略構成図である。
第１図において、１１はアナログ信号ＩＮをサンプリン
グして入力する入力回路であり、この入力回路１１には
複数段の２相駆動型入カシリアルレジスタ１２が接続さ
れている。入力シリアルレジスタ１２は２相のクロック
パルスφ１．φ２で転送動作を行なう、入力シリアルレ
ジスタ１２には、信号電荷を電圧に変換してその出力信
号ｖ１を出力する出力回路１３が接続されている。
グして入力する入力回路であり、この入力回路１１には
複数段の２相駆動型入カシリアルレジスタ１２が接続さ
れている。入力シリアルレジスタ１２は２相のクロック
パルスφ１．φ２で転送動作を行なう、入力シリアルレ
ジスタ１２には、信号電荷を電圧に変換してその出力信
号ｖ１を出力する出力回路１３が接続されている。
さらに、人力シリアルレジスタ１２には、トランスファ
ケート１４を介して複数列からなる４相駆動型のパラレ
ルレジスタ１５が接続されている。、（ラレルレジスタ
１５は、入力シリアルレジスタから出力シリアルレジス
タ方向（矢印Ａ方向）への信号転送を行なう第１のレジ
スタ＋５−１と、それとは逆方向（矢印Ｂ方向）の信号
転送を行なう第２のレジスタ１５−２とを備え、それら
の第１と第２のレジスタ１５−１．１５−２が交互に配
列されて入力シリアルレジスタ各段にトランスファゲー
ト１４を介して接続されている。
ケート１４を介して複数列からなる４相駆動型のパラレ
ルレジスタ１５が接続されている。、（ラレルレジスタ
１５は、入力シリアルレジスタから出力シリアルレジス
タ方向（矢印Ａ方向）への信号転送を行なう第１のレジ
スタ＋５−１と、それとは逆方向（矢印Ｂ方向）の信号
転送を行なう第２のレジスタ１５−２とを備え、それら
の第１と第２のレジスタ１５−１．１５−２が交互に配
列されて入力シリアルレジスタ各段にトランスファゲー
ト１４を介して接続されている。
それらの第１と第２のレジスタ１５−１．１５−２は、
トランスファゲート１８を介して複数段の２相駆動型出
カシリアルレジスタ１７の各段に接続されている。出力
シリアルレジスタ１７は２相クロツクツぐルスφ１１．
φ１２で転送動作を行なう、出力シリアルレジスタ１７
には、信号電荷を電圧に変換してその出力信号Ｖ２を出
力する出力回路１８が接ｂｃキれている。
トランスファゲート１８を介して複数段の２相駆動型出
カシリアルレジスタ１７の各段に接続されている。出力
シリアルレジスタ１７は２相クロツクツぐルスφ１１．
φ１２で転送動作を行なう、出力シリアルレジスタ１７
には、信号電荷を電圧に変換してその出力信号Ｖ２を出
力する出力回路１８が接ｂｃキれている。
さらに、出力回路１３．１８には差動増幅器１９が接続
され、その差動増幅器１９により両出力信号Ｖｌ、Ｖ２
の差がとられて出力信号ＶＯとして送出される。
され、その差動増幅器１９により両出力信号Ｖｌ、Ｖ２
の差がとられて出力信号ＶＯとして送出される。
第５図は入力シリアルレジスタ１２の部分断面図である
。この人力シリアルレジスタ１２では、Ｐ型シリコン基
板３０内にＮ−領域３１が形成され、さらにそのＮ−領
域３１内にＮ−領域３２が形成されている。
。この人力シリアルレジスタ１２では、Ｐ型シリコン基
板３０内にＮ−領域３１が形成され、さらにそのＮ−領
域３１内にＮ−領域３２が形成されている。
Ｎ−領域３１及びＮ−領域３２−Ｌには、酸化膜３３を
介して２祖型のゲート電極３４が形成され、クロックパ
ルスφｌおよびφ２で動作する一対のゲート電極３４で
大カシリアルレジスタ１２の１段が構成されている。そ
れらのゲート電極３４にクロックパルスφｌ、φ２を印
加することにより、Ｎ−領域３１内に発生する信号電荷
がゲート電極３４下を転送されていく。なお、出力シリ
アルレジスタ１７も入力シリアルレジスタ１２と同一構
造をしている。
介して２祖型のゲート電極３４が形成され、クロックパ
ルスφｌおよびφ２で動作する一対のゲート電極３４で
大カシリアルレジスタ１２の１段が構成されている。そ
れらのゲート電極３４にクロックパルスφｌ、φ２を印
加することにより、Ｎ−領域３１内に発生する信号電荷
がゲート電極３４下を転送されていく。なお、出力シリ
アルレジスタ１７も入力シリアルレジスタ１２と同一構
造をしている。
第６図はパラレルレジスタ１５を電荷移動方向へ切った
部分断面図である。このパラレルレジスタ１５では、Ｐ
型シリコン基板３０内にＮ−領域３１が形成され、その
Ｎ−領域３１上に酸化膜３５を介して４相型のゲート電
極３６−１〜３６−４が形成されている。各相のケート
電極３６−１〜３６−４にクロックパルスＰ１〜Ｐ４を
印加することにより、Ｎ領域３１内に発生する信号電荷
がゲート電極下を転送されていく。
部分断面図である。このパラレルレジスタ１５では、Ｐ
型シリコン基板３０内にＮ−領域３１が形成され、その
Ｎ−領域３１上に酸化膜３５を介して４相型のゲート電
極３６−１〜３６−４が形成されている。各相のケート
電極３６−１〜３６−４にクロックパルスＰ１〜Ｐ４を
印加することにより、Ｎ領域３１内に発生する信号電荷
がゲート電極下を転送されていく。
第７図はパラレルレジスタ１５の部分モ面図である。こ
のパラレルレジスタ１５では、横方向に延びるポリシリ
コンのゲート電極３６−１〜３６−４が縦方向に配列さ
れている。ゲート電極３Ｇ−１，３６−３は同一形状の
帯状をなし、そのゲート電極３６−１と３６−３の間に
それらと一部重複するような形でゲート電極３Ｇ−２，
３８−４が配列されている。また、これらのゲート電極
３６−１〜３６−４とほぼ直交する方向には、複数本の
帯状チャネルストップ３７が形成され、そのチャネルス
トップ３７によって第１および第２のレジスタ１５−１
．１５−２が区画されて形成されている。なお、第１．
第２のレジスタ１５−１．１５−２内に付された数字は
、そのレジスタの段数を表わしている。
のパラレルレジスタ１５では、横方向に延びるポリシリ
コンのゲート電極３６−１〜３６−４が縦方向に配列さ
れている。ゲート電極３Ｇ−１，３６−３は同一形状の
帯状をなし、そのゲート電極３６−１と３６−３の間に
それらと一部重複するような形でゲート電極３Ｇ−２，
３８−４が配列されている。また、これらのゲート電極
３６−１〜３６−４とほぼ直交する方向には、複数本の
帯状チャネルストップ３７が形成され、そのチャネルス
トップ３７によって第１および第２のレジスタ１５−１
．１５−２が区画されて形成されている。なお、第１．
第２のレジスタ１５−１．１５−２内に付された数字は
、そのレジスタの段数を表わしている。
第８図は出力回路１３の概略構成図である。この出力回
路１３では、大カシリアルレジスタ１２のＮ−領域３１
と並んでＮ・領域４ｏが形成され、ざらにＮ°領域３１
上には酸化ＦＰ２３３を介して出力ゲート電極４１が形
成されている。Ｎ゛領域４０にはＭＯＳトランジスタ４
２のソースとＭＯＳ トランジスタ４３のゲートが接続
されている。 ＭＯＳトランジスタ４２はそのドレイ
ンが電！ＶＤＤに接続され、ゲートに印加される基準パ
ルスφＲによりオン、オフ動作を行なう、 ＭＯＳ）
ランジスタ４３は、そのドレインが電源ｖＤＤに接続さ
れ、さらにそのソースが負荷抵抗４４を介してクランド
に接続されている。
路１３では、大カシリアルレジスタ１２のＮ−領域３１
と並んでＮ・領域４ｏが形成され、ざらにＮ°領域３１
上には酸化ＦＰ２３３を介して出力ゲート電極４１が形
成されている。Ｎ゛領域４０にはＭＯＳトランジスタ４
２のソースとＭＯＳ トランジスタ４３のゲートが接続
されている。 ＭＯＳトランジスタ４２はそのドレイ
ンが電！ＶＤＤに接続され、ゲートに印加される基準パ
ルスφＲによりオン、オフ動作を行なう、 ＭＯＳ）
ランジスタ４３は、そのドレインが電源ｖＤＤに接続さ
れ、さらにそのソースが負荷抵抗４４を介してクランド
に接続されている。
そして出力ゲート電極４１に印加される信号により、Ｎ
゛領域４０から信号電荷が取り出され、それがＭＯＳ
）ランジスタ４２の昇圧動作によってＭＯＳ ｈランジ
メタ４３のゲートに与えられると、その！４ＯＳトラン
ジスタ４３がオン、オフ動作を行なう、これにより、Ｎ
゛領域４０から取り出された信号電荷に応じた出力信号
ｖ１がＭＯＳ）ランジスタ４３のソースから出力される
。
゛領域４０から信号電荷が取り出され、それがＭＯＳ
）ランジスタ４２の昇圧動作によってＭＯＳ ｈランジ
メタ４３のゲートに与えられると、その！４ＯＳトラン
ジスタ４３がオン、オフ動作を行なう、これにより、Ｎ
゛領域４０から取り出された信号電荷に応じた出力信号
ｖ１がＭＯＳ）ランジスタ４３のソースから出力される
。
以上のように構成される電荷移送装置の動作を、第９Ｕ
Ａ〜第１１図の信号波形図を参照しつつ説明する。なお
、第９図は出力回路１８の出力信号ｖ２波形図、第１０
図は出力回路１３の出力信号Ｖｌ波形図、および第１１
図は差動増幅器１９の出力信号ｖＯ波形図である。
Ａ〜第１１図の信号波形図を参照しつつ説明する。なお
、第９図は出力回路１８の出力信号ｖ２波形図、第１０
図は出力回路１３の出力信号Ｖｌ波形図、および第１１
図は差動増幅器１９の出力信号ｖＯ波形図である。
先ず、アナログ信号ＩＮが入力回路１１に入力されると
、入力回路１１はアナログ信号ＩＮを所定の周波数でサ
ンプリングして入力シリアルレジスタ１２にシーえる。
、入力回路１１はアナログ信号ＩＮを所定の周波数でサ
ンプリングして入力シリアルレジスタ１２にシーえる。
入力シリアルレジスタ１２は入力された信号電荷をクロ
ックパルスφｌ、φ２によって後段レジスタへと転送し
ていく、入力シリアルレジスタ１２の全ての段に信号電
荷が入力されると、信号によってトランスファゲート１
４が開き、その信号電荷が同時にパラレルレジスタ１５
に転送される。
ックパルスφｌ、φ２によって後段レジスタへと転送し
ていく、入力シリアルレジスタ１２の全ての段に信号電
荷が入力されると、信号によってトランスファゲート１
４が開き、その信号電荷が同時にパラレルレジスタ１５
に転送される。
パラレルレジスタ１５内に信号′電荷が入力されると、
矢印Ａ方向に印加されるクロックパルスＰＩ〜Ｐ４によ
って信号電荷が第１のレジスタ１５−１内を出力シリア
ルレジスタ１７方向（矢印入方向）へ転送されていく、
この際、暗電流により雑音電荷が発生すると、この雑Ｖ
ｆ電荷が第１と第２のレジスタ１５−１．１５−２内に
ほぼ同程度入り込む、そのため、第１のレジスタ１５−
１では雑音電荷が重畳された信号電荷を出力シリアルレ
ジスタ１７方向へ転送していくと共に、第２のレジスタ
１５−２では矢印Ｂ方向に印加されるクロックパルスＰ
１〜Ｐ４によって雑音電荷を入力シリアルレジスタ１２
方向（矢印Ｂ方向）へ転送していく。
矢印Ａ方向に印加されるクロックパルスＰＩ〜Ｐ４によ
って信号電荷が第１のレジスタ１５−１内を出力シリア
ルレジスタ１７方向（矢印入方向）へ転送されていく、
この際、暗電流により雑音電荷が発生すると、この雑Ｖ
ｆ電荷が第１と第２のレジスタ１５−１．１５−２内に
ほぼ同程度入り込む、そのため、第１のレジスタ１５−
１では雑音電荷が重畳された信号電荷を出力シリアルレ
ジスタ１７方向へ転送していくと共に、第２のレジスタ
１５−２では矢印Ｂ方向に印加されるクロックパルスＰ
１〜Ｐ４によって雑音電荷を入力シリアルレジスタ１２
方向（矢印Ｂ方向）へ転送していく。
信号電荷が第１のレジスタ１５−１の最終段に達すると
、信号によってトランスフアゲ−）１Ｂが開き、その信
号電荷が同時に出力シリアルレジスタ１７へ転送される
。出力シリアルレジスタ１７では入力された信号電荷を
クロックパルスφ１１゜φ１２によって出力回路１８方
向へ転送していく、出力回路１８では信号電荷を取り出
し、それに応じた出力信号ｖ２を出力する。この出力信
号ｖ２は、第９図に示すように暗電流により発生した雑
音信号Ｘを含んでおり、それらが差動増幅器１９に与え
られる。
、信号によってトランスフアゲ−）１Ｂが開き、その信
号電荷が同時に出力シリアルレジスタ１７へ転送される
。出力シリアルレジスタ１７では入力された信号電荷を
クロックパルスφ１１゜φ１２によって出力回路１８方
向へ転送していく、出力回路１８では信号電荷を取り出
し、それに応じた出力信号ｖ２を出力する。この出力信
号ｖ２は、第９図に示すように暗電流により発生した雑
音信号Ｘを含んでおり、それらが差動増幅器１９に与え
られる。
一方、雑音電荷が第２のレジスタ１５−２の最終段（入
力シリアルレジスタ１２側の段）に達すると、入力シリ
アルレジスタ１２から第１のレジスタ１５−１への信号
転送完了後にドラスフアゲ−）１４が開き、該第２のレ
ジスタ１５−２内の雑音電荷が同時に入力シリアルレジ
スタ１２へ転送される。入力シリアルレジスタ１２に入
力された雑音電荷は、クロックパルスφ１．φ２によっ
て出力回路１３方向へと転送されていく、出力回路１３
は雑音電荷をそれに応じた電圧に変換し、その出力信号
Ｖｌを順次時系列に出力する。この出力信号Ｖｌは、第
１０図に示すように雑音信号Ｘのみであり、それが差動
増幅器１９へ与えられる。
力シリアルレジスタ１２側の段）に達すると、入力シリ
アルレジスタ１２から第１のレジスタ１５−１への信号
転送完了後にドラスフアゲ−）１４が開き、該第２のレ
ジスタ１５−２内の雑音電荷が同時に入力シリアルレジ
スタ１２へ転送される。入力シリアルレジスタ１２に入
力された雑音電荷は、クロックパルスφ１．φ２によっ
て出力回路１３方向へと転送されていく、出力回路１３
は雑音電荷をそれに応じた電圧に変換し、その出力信号
Ｖｌを順次時系列に出力する。この出力信号Ｖｌは、第
１０図に示すように雑音信号Ｘのみであり、それが差動
増幅器１９へ与えられる。
すると、差動増幅器１９は入力された出力信号Ｖｌ、Ｖ
２の差をとり、その出力信号ｖＯを出力する。
２の差をとり、その出力信号ｖＯを出力する。
この出力信号ｖＯは、第１１図に示すように雑音電流が
除去された理想的な出力波形となる。
除去された理想的な出力波形となる。
本実施例では、暗電流により発生した雑音電荷を第２の
レジスタ１５−２及び入力シリアルレジスタ１２によっ
て転送し、それを出力回路１３から出力信号Ｖｌとして
取り出し、これを出力信号ｖ２から除去するようにした
ので、雑音信号Ｘを簡単に除去でき、しかもそれをアナ
ログ回路のみにて処理できるために回路構成も簡単にな
る。また、パラレルレジスタ１５を第１と第２のレジス
タ１５−１．１５−２で構成したが、それらはパターン
レイアウトを変えるのみで、従来装置の製造プロセスを
用いて容易に製作することが可能である。
レジスタ１５−２及び入力シリアルレジスタ１２によっ
て転送し、それを出力回路１３から出力信号Ｖｌとして
取り出し、これを出力信号ｖ２から除去するようにした
ので、雑音信号Ｘを簡単に除去でき、しかもそれをアナ
ログ回路のみにて処理できるために回路構成も簡単にな
る。また、パラレルレジスタ１５を第１と第２のレジス
タ１５−１．１５−２で構成したが、それらはパターン
レイアウトを変えるのみで、従来装置の製造プロセスを
用いて容易に製作することが可能である。
第９図は本発明の第２の実施例を示す電荷移送装置の概
略構成図である。
略構成図である。
この実施例が第１図のものと異なる点は、パラレルレジ
スタ１５における一対の第１．第２のレジスタ１５−１
．１５−２の幅を、入力シリアルレジスタ１２及び出力
シリアルレジスタ１７の１段当りの長さとほぼ同じ長さ
にしたことである。そして、入力シリアルレジスタ１２
において、パラレルレジスタ１５への信号電荷の転送は
クロックパルスφ１に対応するゲートで行ない、さらに
雑音電荷を該入力シリアルレジスタ１２に入力するには
、クロックパルスφ２に対応するゲートで行なう。
スタ１５における一対の第１．第２のレジスタ１５−１
．１５−２の幅を、入力シリアルレジスタ１２及び出力
シリアルレジスタ１７の１段当りの長さとほぼ同じ長さ
にしたことである。そして、入力シリアルレジスタ１２
において、パラレルレジスタ１５への信号電荷の転送は
クロックパルスφ１に対応するゲートで行ない、さらに
雑音電荷を該入力シリアルレジスタ１２に入力するには
、クロックパルスφ２に対応するゲートで行なう。
このような構造では、第１の実施例と同様の作用、効果
が得られるばかりか、装置の小形化が計れる。すなわち
、従来装置とほぼ同じ面積で、同じビット数を得ること
ができる。
が得られるばかりか、装置の小形化が計れる。すなわち
、従来装置とほぼ同じ面積で、同じビット数を得ること
ができる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である０例えば、入力回路１１及び出力回路１３
．１８は他の回路で構成してもよい。
が可能である０例えば、入力回路１１及び出力回路１３
．１８は他の回路で構成してもよい。
また、入力シリアルレジスタ１２、出力シリアルレジス
タ１７．及びパラレルレジスタ１５は、他の相のクロッ
クパルスで駆動するような構造に変形することも可能で
ある。
タ１７．及びパラレルレジスタ１５は、他の相のクロッ
クパルスで駆動するような構造に変形することも可能で
ある。
（発明の効果）
以上詳細に説明したように、本発明によれば、パラレル
レジスタを第１と第２のレジスタで構成し、その第２の
レジスタで雑音電荷のみを転送し、それを入力シリアル
レジスタ及び一方の出力回路を通して取り出すようにし
たので、その雑音電荷を容易に検出できる。しかも出力
シリアルレジスタ及び他方の出力回路を通して取り出し
た出力と、入力シリアルレジスタ及び一方の出力回路を
通して取り出した出力との差を取ることにより、構造簡
単にして精度よく、信号劣化の補正が可能となる。
レジスタを第１と第２のレジスタで構成し、その第２の
レジスタで雑音電荷のみを転送し、それを入力シリアル
レジスタ及び一方の出力回路を通して取り出すようにし
たので、その雑音電荷を容易に検出できる。しかも出力
シリアルレジスタ及び他方の出力回路を通して取り出し
た出力と、入力シリアルレジスタ及び一方の出力回路を
通して取り出した出力との差を取ることにより、構造簡
単にして精度よく、信号劣化の補正が可能となる。
第１図は本発明の第１の実施例を示す電荷移送装置の概
略構成図、第２図は従来の電荷移送装置の概略構成図、
第３図およびｆＪＪ４図は第２図の動作を示す出力信号
波形図、第５図は第１図中の入力シリアルレジスタの部
分断面図、第６図は第１中のパラレルレジスタの部分断
面図、第７図は５Ｓ１図中のパラレルレジスタの部分平
面図、第８図は第１図中の出力回路の概略構成図、第９
図、第１０図および第１１図は第１図の出力信号波形図
、第１２図は本発明の第２の実施例を示す電荷移送装置
の概略構成図である。 １１・・・・・・入力回路、１２・・・・・・入力シリ
アルレジスタ、１３．１８・・・・・・出力回路、１５
・・・・・・パラレルレジスタ、１５−１・・・・・・
第１のレジスタ、１５−２・・・・・・第２のレジスタ
、１９・・・・・・差動増幅器。 出願人代理人 柿 本 恭 成１１ 入力
回路 １２ 人力シリアルレジスタ １３．１８：出力回路 １５ バうレルレツスタ ＋５−１ ：第１のしシスタ １５−２ 隅２のしνスタ 本４！明の電伺馬送狭宜 第１図 第２図 第３図 Ｌ ｉｓ Ｌ ｆ。 第７図
略構成図、第２図は従来の電荷移送装置の概略構成図、
第３図およびｆＪＪ４図は第２図の動作を示す出力信号
波形図、第５図は第１図中の入力シリアルレジスタの部
分断面図、第６図は第１中のパラレルレジスタの部分断
面図、第７図は５Ｓ１図中のパラレルレジスタの部分平
面図、第８図は第１図中の出力回路の概略構成図、第９
図、第１０図および第１１図は第１図の出力信号波形図
、第１２図は本発明の第２の実施例を示す電荷移送装置
の概略構成図である。 １１・・・・・・入力回路、１２・・・・・・入力シリ
アルレジスタ、１３．１８・・・・・・出力回路、１５
・・・・・・パラレルレジスタ、１５−１・・・・・・
第１のレジスタ、１５−２・・・・・・第２のレジスタ
、１９・・・・・・差動増幅器。 出願人代理人 柿 本 恭 成１１ 入力
回路 １２ 人力シリアルレジスタ １３．１８：出力回路 １５ バうレルレツスタ ＋５−１ ：第１のしシスタ １５−２ 隅２のしνスタ 本４！明の電伺馬送狭宜 第１図 第２図 第３図 Ｌ ｉｓ Ｌ ｆ。 第７図
Claims (1)
- 【特許請求の範囲】 １、アナログ信号を入力する入力回路と、この入力回路
に入力されたアナログ信号をシリアルに転送する複数段
の入力シリアルレジスタと、前記シリアルに転送された
信号を同時にパラレルに転送する複数列のパラレルレジ
スタと、前記パラレルに転送された信号を同時に受けて
シリアルに転送する複数段の出力シリアルレジスタと、
この出力シリアルレジスタの信号を取出す出力回路とを
備えた電荷移送装置において、 前記複数列のパラレルレジスタを、前記入力シリアルレ
ジスタから前記出力シリアルレジスタへの信号転送方向
を持つ第１のレジスタと、その信号転送方向と逆向きの
信号転送方向を持つ第２のレジスタとを交互に配列して
構成し、 かつ前記第２のレジスタでパラレルに転送される信号を
前記入力シリアルレジスタから取出す出力回路を設けた
ことを特徴とする電荷移送装置。 ２、前記第１および第２のレジスタは、前記入力シリア
ルレジスタの各段毎に設けられた特許請求の範囲第１項
記載の電荷移送装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204676A JPH06105560B2 (ja) | 1985-09-17 | 1985-09-17 | 電荷移送装置 |
| US06/903,946 US4777519A (en) | 1985-09-17 | 1986-09-02 | Charge transfer device |
| NL8602352A NL193677C (nl) | 1985-09-17 | 1986-09-17 | Halfgeleidergeheugeninrichting van het ladinggekoppelde type. |
| FR868612990A FR2593634B1 (fr) | 1985-09-17 | 1986-09-17 | Dispositif a transfert de charges anti-bruit et procede de fonctionnement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204676A JPH06105560B2 (ja) | 1985-09-17 | 1985-09-17 | 電荷移送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265299A true JPS6265299A (ja) | 1987-03-24 |
| JPH06105560B2 JPH06105560B2 (ja) | 1994-12-21 |
Family
ID=16494448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60204676A Expired - Lifetime JPH06105560B2 (ja) | 1985-09-17 | 1985-09-17 | 電荷移送装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4777519A (ja) |
| JP (1) | JPH06105560B2 (ja) |
| FR (1) | FR2593634B1 (ja) |
| NL (1) | NL193677C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2685152A1 (fr) * | 1991-11-27 | 1993-06-18 | Eev Ltd | Dispositif a couplage de charge. |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737016A (en) * | 1985-11-15 | 1998-04-07 | Canon Kabushiki Kaisha | Solid state image pickup apparatus for reducing noise |
| US5771070A (en) * | 1985-11-15 | 1998-06-23 | Canon Kabushiki Kaisha | Solid state image pickup apparatus removing noise from the photoelectric converted signal |
| GB2211660A (en) * | 1987-10-28 | 1989-07-05 | Philips Nv | A charge-coupled device de-interlacer |
| FR2625041B1 (fr) * | 1987-12-22 | 1990-04-20 | Thomson Csf | Dispositif de transfert de charges a abaissement de potentiel de transfert en sortie, et procede de fabrication de ce dispositif |
| FR2626102B1 (fr) * | 1988-01-19 | 1990-05-04 | Thomson Csf | Memoire a transfert de charges et procede de fabrication de cette memoire |
| US4862235A (en) * | 1988-06-30 | 1989-08-29 | Tektronix, Inc. | Electrode structure for a corner turn in a series-parallel-series charge coupled device |
| JPH0258983A (ja) * | 1988-08-24 | 1990-02-28 | Oki Electric Ind Co Ltd | 固体撮像装置 |
| US5153732A (en) * | 1990-02-16 | 1992-10-06 | Fuji Photo Film Co., Ltd. | Electronic still camera which reduces the influence of smear and dark current |
| JP2825702B2 (ja) * | 1992-05-20 | 1998-11-18 | シャープ株式会社 | 固体撮像素子 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3944849A (en) * | 1974-06-26 | 1976-03-16 | Texas Instruments Inc. | Charge transfer device signal processing |
| US4165539A (en) * | 1978-06-30 | 1979-08-21 | International Business Machines Corporation | Bidirectional serial-parallel-serial charge-coupled device |
| US4371885A (en) * | 1979-10-10 | 1983-02-01 | Hughes Aircraft Company | Charge coupled device improved meander channel serial register |
| US4380056A (en) * | 1980-10-10 | 1983-04-12 | Hughes Aircraft Company | Charge coupled device focal plane with serial register having interdigitated electrodes |
| US4539596A (en) * | 1984-10-10 | 1985-09-03 | Rca Corporation | CCD Imagers with interleaved image registers using opposed directions of charge transfer |
-
1985
- 1985-09-17 JP JP60204676A patent/JPH06105560B2/ja not_active Expired - Lifetime
-
1986
- 1986-09-02 US US06/903,946 patent/US4777519A/en not_active Expired - Lifetime
- 1986-09-17 NL NL8602352A patent/NL193677C/nl active Search and Examination
- 1986-09-17 FR FR868612990A patent/FR2593634B1/fr not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2685152A1 (fr) * | 1991-11-27 | 1993-06-18 | Eev Ltd | Dispositif a couplage de charge. |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06105560B2 (ja) | 1994-12-21 |
| US4777519A (en) | 1988-10-11 |
| FR2593634A1 (fr) | 1987-07-31 |
| FR2593634B1 (fr) | 1992-09-11 |
| NL193677C (nl) | 2000-06-06 |
| NL193677B (nl) | 2000-02-01 |
| NL8602352A (nl) | 1987-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |