JPH06105560B2 - 電荷移送装置 - Google Patents
電荷移送装置Info
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- JPH06105560B2 JPH06105560B2 JP60204676A JP20467685A JPH06105560B2 JP H06105560 B2 JPH06105560 B2 JP H06105560B2 JP 60204676 A JP60204676 A JP 60204676A JP 20467685 A JP20467685 A JP 20467685A JP H06105560 B2 JPH06105560 B2 JP H06105560B2
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- JP
- Japan
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- signal
- input
- charge
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、CCD（Charge Coupled Device）・アナログ・
フィールド・メモリ等の電荷移送装置に関するものであ
る。
フィールド・メモリ等の電荷移送装置に関するものであ
る。
（従来の技術） 従来、このような分野の技術としては、電子通信学会論
文誌、ED84-76（1984）P.47−52に記載されるものがあ
った。以下、その構成を図を用いて説明する。
文誌、ED84-76（1984）P.47−52に記載されるものがあ
った。以下、その構成を図を用いて説明する。
第２図は従来の電荷移送装置であるCCDアナログ・フィ
ールド・メモリの一構成例を示す概略構成図である。
ールド・メモリの一構成例を示す概略構成図である。
第２図において、１はアナログ信号INをサンプリングし
て入力する入力回路であり、この入力回路１には複数段
の入力シリアルレジスタ２が接続されている。入力シリ
アルレジスタ２にはトランスファゲート３を介して複数
列からなるパラレルレジスタ４が接続され、さらにその
パラレルレジスタ４に、トランスファゲート５を介して
複数段の出力シリアルレジスタ６が接続されている。出
力シリアルレジスタ６には、そのレジスタ６の信号電荷
を電圧変換、あるいは電流変換して出力信号を取出す出
力回路７が接続されている。このような構造の装置を一
般にSPS転送型電荷移送装置という。
て入力する入力回路であり、この入力回路１には複数段
の入力シリアルレジスタ２が接続されている。入力シリ
アルレジスタ２にはトランスファゲート３を介して複数
列からなるパラレルレジスタ４が接続され、さらにその
パラレルレジスタ４に、トランスファゲート５を介して
複数段の出力シリアルレジスタ６が接続されている。出
力シリアルレジスタ６には、そのレジスタ６の信号電荷
を電圧変換、あるいは電流変換して出力信号を取出す出
力回路７が接続されている。このような構造の装置を一
般にSPS転送型電荷移送装置という。
次に動作について説明する。
先ず、入力回路１にアナログ信号INが入力されると、そ
の信号量に見合った信号電荷が入力シリアルレジスタ２
の１段目に入力される。入力された信号電荷は入力シリ
アルレジスタ２に印加されるクロックパルスによってそ
のレジスタ内を転送される。入力シリアルレジスタ２の
全ての段に信号電荷が入力されると、信号によってトラ
ンスファゲート３が開き、その信号電荷が同時にパラレ
ルレジスタ４に転送される。その動作が繰り返され、パ
ラレルレジスタ４に印加されるクロックパルスに従って
そのパラレルレジスタ４内の信号電荷が出力レジスタ６
方向（第２図の矢印Ａ方向）へ向って転送されていく。
の信号量に見合った信号電荷が入力シリアルレジスタ２
の１段目に入力される。入力された信号電荷は入力シリ
アルレジスタ２に印加されるクロックパルスによってそ
のレジスタ内を転送される。入力シリアルレジスタ２の
全ての段に信号電荷が入力されると、信号によってトラ
ンスファゲート３が開き、その信号電荷が同時にパラレ
ルレジスタ４に転送される。その動作が繰り返され、パ
ラレルレジスタ４に印加されるクロックパルスに従って
そのパラレルレジスタ４内の信号電荷が出力レジスタ６
方向（第２図の矢印Ａ方向）へ向って転送されていく。
信号電荷がパラレルレジスタ４の最終段に達すると、信
号によってトランスファゲート５が開き、パラレルレジ
スタ最終段の信号電荷が同時に出力レジスタ６へ転送さ
れる。次いで、出力シリアルレジスタ６に印加されるク
ロックパルスにより、出力シリアルレジスタ６内の信号
電荷が出力回路７を通して順次、時系列に出力される。
号によってトランスファゲート５が開き、パラレルレジ
スタ最終段の信号電荷が同時に出力レジスタ６へ転送さ
れる。次いで、出力シリアルレジスタ６に印加されるク
ロックパルスにより、出力シリアルレジスタ６内の信号
電荷が出力回路７を通して順次、時系列に出力される。
第３図は、出力回路７から出力される出力信号が雑音を
含まない理想的な波形図を示している。
含まない理想的な波形図を示している。
（発明が解決しようとする問題点） しかしながら、上記構成の装置では、次のような問題点
があった。
があった。
電荷移送装置を構成するシリコンチップ内を信号電荷
が転送されるときに、暗電流と呼ばれるリーク電流が生
じることがある。第４図に示すように、そのような暗電
流が生じると、それによって雑音電荷が発生し、この雑
音電荷が雑音信号Ｘとなって転送すべき信号電荷に重畳
されて出力信号が歪むという問題点があった。特に、そ
の影響はシリコンチップの周囲温度が上昇するほど、顕
著になる傾向を有している。
が転送されるときに、暗電流と呼ばれるリーク電流が生
じることがある。第４図に示すように、そのような暗電
流が生じると、それによって雑音電荷が発生し、この雑
音電荷が雑音信号Ｘとなって転送すべき信号電荷に重畳
されて出力信号が歪むという問題点があった。特に、そ
の影響はシリコンチップの周囲温度が上昇するほど、顕
著になる傾向を有している。
前記暗電流による信号劣化は、出力シリアルレジスタ
６の各段にて異なる。そのため、外部で出力信号の補正
を行なう場合、出力シリアルレジスタ６の出力信号をア
ナログ−ディジタル変換後にディジタルメモリで記憶
し、その記憶値を用いてディジタル−アナログ変換した
値を該当する出力シリアルレジスタ段毎にその差をとる
ようなことをする等、繁雑な回路を必要とするという問
題点があった。
６の各段にて異なる。そのため、外部で出力信号の補正
を行なう場合、出力シリアルレジスタ６の出力信号をア
ナログ−ディジタル変換後にディジタルメモリで記憶
し、その記憶値を用いてディジタル−アナログ変換した
値を該当する出力シリアルレジスタ段毎にその差をとる
ようなことをする等、繁雑な回路を必要とするという問
題点があった。
本発明は、前記従来技術が持っていた問題点として、暗
電流により発生した雑音電荷による信号劣化の点と、そ
の信号劣化が出力シリアルレジスタの各段で異なるため
にその補正のための複雑な回路が必要となるという点に
ついて解決した電荷移送装置を提供するものである。
電流により発生した雑音電荷による信号劣化の点と、そ
の信号劣化が出力シリアルレジスタの各段で異なるため
にその補正のための複雑な回路が必要となるという点に
ついて解決した電荷移送装置を提供するものである。
（問題点を解決するための手段） 本発明は前記問題点を解決するために、入力回路、入力
シリアルレジスタ、パラレルレジスタ、出力シリアルレ
ジスタ、及び出力回路を備えたSPS構造の電荷移送装置
において、前記複数列のパラレルレジスタを、前記入力
シリアルレジスタから前記出力シリアルレジスタへの信
号転送方向を持つ第１のレジスタと、その信号転送方向
と逆向きの信号転送方向を持つ第２のレジスタとを交互
に配列して構成し、かつ前記第２のレジスタでパラレル
に転送される信号を前記入力シリアルレジスタから取出
す出力回路を設けたものである。
シリアルレジスタ、パラレルレジスタ、出力シリアルレ
ジスタ、及び出力回路を備えたSPS構造の電荷移送装置
において、前記複数列のパラレルレジスタを、前記入力
シリアルレジスタから前記出力シリアルレジスタへの信
号転送方向を持つ第１のレジスタと、その信号転送方向
と逆向きの信号転送方向を持つ第２のレジスタとを交互
に配列して構成し、かつ前記第２のレジスタでパラレル
に転送される信号を前記入力シリアルレジスタから取出
す出力回路を設けたものである。
（作用） 本発明によれば、以上のように電荷移送装置を構成した
ので、第１のレジスタは信号電荷を入力シリアルレジス
タから出力シリアルレジスタ方向へ転送するように働
き、また第２のレジスタは暗電流により生じた雑音電荷
のみを出力シリアルレジスタから入力シリアルレジスタ
方向へ転送するように働く。そのため、第１のレジスタ
の信号電荷を出力シリアルレジスタ及び出力回路を通し
て取り出すと共に、第２のレジスタの雑音電荷を入力シ
リアルレジスタ及び出力回路を通して取り出し、それら
両出力回路における出力信号の差をとることにより、暗
電流の影響のない理想的な出力信号が得られる。したが
って、前記問題点を除去できるのである。
ので、第１のレジスタは信号電荷を入力シリアルレジス
タから出力シリアルレジスタ方向へ転送するように働
き、また第２のレジスタは暗電流により生じた雑音電荷
のみを出力シリアルレジスタから入力シリアルレジスタ
方向へ転送するように働く。そのため、第１のレジスタ
の信号電荷を出力シリアルレジスタ及び出力回路を通し
て取り出すと共に、第２のレジスタの雑音電荷を入力シ
リアルレジスタ及び出力回路を通して取り出し、それら
両出力回路における出力信号の差をとることにより、暗
電流の影響のない理想的な出力信号が得られる。したが
って、前記問題点を除去できるのである。
（実施例） 第１図は本発明の第１の実施例を示す電荷移送装置の概
略構成図である。
略構成図である。
第１図において、11はアナログ信号INをサンプリングし
て入力する入力回路であり、この入力回路11には複数段
の２相駆動型入力シリアルレジスタ12が接続されてい
る。入力シリアルレジスタ12は２相のクロックパルスφ
1,φ２で転送動作を行なう。入力シリアルレジスタ12に
は、信号電荷を電圧に変換してその出力信号V1を出力す
る出力回路13が接続されている。
て入力する入力回路であり、この入力回路11には複数段
の２相駆動型入力シリアルレジスタ12が接続されてい
る。入力シリアルレジスタ12は２相のクロックパルスφ
1,φ２で転送動作を行なう。入力シリアルレジスタ12に
は、信号電荷を電圧に変換してその出力信号V1を出力す
る出力回路13が接続されている。
さらに、入力シリアルレジスタ12には、トランスファゲ
ート14を介して複数列からなる４相駆動型のパラレルレ
ジスタ15が接続されている。パラレルレジスタ15は、入
力シリアルレジスタから出力シリアルレジスタ方向（矢
印Ａ方向）への信号転送を行なう第１のレジスタ15-1
と、それとは逆方向（矢印Ｂ方向）の信号転送を行なう
第２のレジスタ15-2とを備え、それらの第１と第２のレ
ジスタ15-1,15-2が交互に配列されて入力シリアルレジ
スタ各段にトランスファゲート14を介して接続されてい
る。
ート14を介して複数列からなる４相駆動型のパラレルレ
ジスタ15が接続されている。パラレルレジスタ15は、入
力シリアルレジスタから出力シリアルレジスタ方向（矢
印Ａ方向）への信号転送を行なう第１のレジスタ15-1
と、それとは逆方向（矢印Ｂ方向）の信号転送を行なう
第２のレジスタ15-2とを備え、それらの第１と第２のレ
ジスタ15-1,15-2が交互に配列されて入力シリアルレジ
スタ各段にトランスファゲート14を介して接続されてい
る。
それらの第１と第２のレジスタ15-1,15-2は、トランス
ファゲート16を介して複数段の２相駆動型出力シリアル
レジスタ17の各段に接続されている。出力シリアルレジ
スタ17は２相クロックパルスφ11,φ12で転送動作を行
なう。出力シリアルレジスタ17には、信号電荷を電圧に
変換してその出力信号V2を出力する出力回路18が接続さ
れている。
ファゲート16を介して複数段の２相駆動型出力シリアル
レジスタ17の各段に接続されている。出力シリアルレジ
スタ17は２相クロックパルスφ11,φ12で転送動作を行
なう。出力シリアルレジスタ17には、信号電荷を電圧に
変換してその出力信号V2を出力する出力回路18が接続さ
れている。
さらに、出力回路13,18には差動増幅器19が接続され、
その差動増幅器19により両出力信号V1,V2の差がとられ
て出力信号V0として送出される。
その差動増幅器19により両出力信号V1,V2の差がとられ
て出力信号V0として送出される。
第５図は入力シリアルレジスタ12の部分断面図である。
この入力シリアルレジスタ12では、Ｐ型シリコン基板30
内にN-領域31が形成され、さらにそのN-領域31内にN--
領域32が形成されている。N-領域31及びN--領域32上に
は、酸化膜33を介して２相型のゲート電極34が形成さ
れ、クロックパルスφ１およびφ２で動作する一対のゲ
ート電極34で入力シリアルレジスタ12の１段が構成され
ている。それらのゲート電極34にロクックパルスφ1,φ
２を印加することにより、N-領域31内に発生する信号電
荷がゲート電極34下を転送されていく。なお、出力シリ
アルレジスタ17も入力シリアルレジスタ12と同一構造を
している。
この入力シリアルレジスタ12では、Ｐ型シリコン基板30
内にN-領域31が形成され、さらにそのN-領域31内にN--
領域32が形成されている。N-領域31及びN--領域32上に
は、酸化膜33を介して２相型のゲート電極34が形成さ
れ、クロックパルスφ１およびφ２で動作する一対のゲ
ート電極34で入力シリアルレジスタ12の１段が構成され
ている。それらのゲート電極34にロクックパルスφ1,φ
２を印加することにより、N-領域31内に発生する信号電
荷がゲート電極34下を転送されていく。なお、出力シリ
アルレジスタ17も入力シリアルレジスタ12と同一構造を
している。
第６図はパラレルレジスタ15を電荷移送方向へ切った部
分断面図である。このパラレルレジスタ15では、Ｐ型シ
リコン基板30内にN-領域31が形成され、そのN-領域31上
に酸化膜35を介して４相型のゲート電極36-1〜36-4が形
成されている。各相のゲート電極36-1〜36-4にクロック
パルスP1〜P4を印加することにより、N-領域31内に発生
する信号電荷がゲート電極下を転送されていく。
分断面図である。このパラレルレジスタ15では、Ｐ型シ
リコン基板30内にN-領域31が形成され、そのN-領域31上
に酸化膜35を介して４相型のゲート電極36-1〜36-4が形
成されている。各相のゲート電極36-1〜36-4にクロック
パルスP1〜P4を印加することにより、N-領域31内に発生
する信号電荷がゲート電極下を転送されていく。
第７図はパラレルレジスタ15の部分平面図である。この
パラレルレジスタ15では、横方向に延びるポリシリコン
のゲート電極36-1〜36-4が縦方向に配列されている。ゲ
ート電極36-1,36-3は同一形状の帯状をなし、そのゲー
ト電極36-1と36-3の間にそれらと一部重複するような形
でゲート電極36-2,36-4が配列されている。また、これ
らのゲート電極36-1〜36-4とほぼ直交する方向には、複
数本の帯状チャネルストップ37が形成され、そのチャネ
ルストップ37によって第１および第２のレジスタ15-1,1
5-2が区画されて形成されている。なお、第1,第２のレ
ジスタ15-1,15-2内に付された数字は、そのレジスタの
段数を表わしている。
パラレルレジスタ15では、横方向に延びるポリシリコン
のゲート電極36-1〜36-4が縦方向に配列されている。ゲ
ート電極36-1,36-3は同一形状の帯状をなし、そのゲー
ト電極36-1と36-3の間にそれらと一部重複するような形
でゲート電極36-2,36-4が配列されている。また、これ
らのゲート電極36-1〜36-4とほぼ直交する方向には、複
数本の帯状チャネルストップ37が形成され、そのチャネ
ルストップ37によって第１および第２のレジスタ15-1,1
5-2が区画されて形成されている。なお、第1,第２のレ
ジスタ15-1,15-2内に付された数字は、そのレジスタの
段数を表わしている。
第８図は出力回路13の概略構成図である。この出力回路
13は、入力シリアルレジスタ12のN-領域31と並んでN+領
域40が形成され、さらにN-領域31上には酸化膜33を介し
て出力ゲート電極41が形成されている。N+領域40にはMO
Sトランジスタ42のソースとMOSトランジスタ43のゲート
が接続されている。MOSトランジスタ42はそのドレイン
が電源VDDに接続され、ゲートに印加される基準パルス
φＲによりオン，オフ動作を行なう。MOSトランジスタ4
3は、そのドレインが電源VDDに接続され、さらにそのソ
ースが負荷抵抗44を介してグランドに接続されている。
13は、入力シリアルレジスタ12のN-領域31と並んでN+領
域40が形成され、さらにN-領域31上には酸化膜33を介し
て出力ゲート電極41が形成されている。N+領域40にはMO
Sトランジスタ42のソースとMOSトランジスタ43のゲート
が接続されている。MOSトランジスタ42はそのドレイン
が電源VDDに接続され、ゲートに印加される基準パルス
φＲによりオン，オフ動作を行なう。MOSトランジスタ4
3は、そのドレインが電源VDDに接続され、さらにそのソ
ースが負荷抵抗44を介してグランドに接続されている。
そして出力ゲート41下を通ってN+領域40に注入された信
号電荷により、該N+領域の電圧が変化し、その電圧変化
分がMOSトランジスタ43のゲートに与えられると、そのM
OSトランジスタ43のソース・ドレイン間に流れる電流が
変化する。その電流が負荷抵抗44に流れて出力信号V1が
出力される。以上のように構成される電荷移送装置の動
作を、第９図〜第11図の信号波形図を参照しつつ説明す
る。なお、第９図は出力回路18の出力信号V2波形図、第
10図は出力回路13の出力信号V1波形図、および第11図は
差動増幅器19の出力信号V0波形図である。
号電荷により、該N+領域の電圧が変化し、その電圧変化
分がMOSトランジスタ43のゲートに与えられると、そのM
OSトランジスタ43のソース・ドレイン間に流れる電流が
変化する。その電流が負荷抵抗44に流れて出力信号V1が
出力される。以上のように構成される電荷移送装置の動
作を、第９図〜第11図の信号波形図を参照しつつ説明す
る。なお、第９図は出力回路18の出力信号V2波形図、第
10図は出力回路13の出力信号V1波形図、および第11図は
差動増幅器19の出力信号V0波形図である。
先ず、アナログ信号INが入力回路11に入力されると、入
力回路11はアナログ信号INを所定の周波数でサンプリン
グして入力シリアルレジスタ12に与える。入力シリアル
レジスタ12は入力された信号電荷をクロックパルスφ1,
φ２によって後段レジスタへと転送していく。入力シリ
アルレジスタ12の全ての段に信号電荷が入力されると、
信号によってトランスファゲート14が開き、その信号電
荷が同時にパラレルレジスタ15に転送される。
力回路11はアナログ信号INを所定の周波数でサンプリン
グして入力シリアルレジスタ12に与える。入力シリアル
レジスタ12は入力された信号電荷をクロックパルスφ1,
φ２によって後段レジスタへと転送していく。入力シリ
アルレジスタ12の全ての段に信号電荷が入力されると、
信号によってトランスファゲート14が開き、その信号電
荷が同時にパラレルレジスタ15に転送される。
パラレルレジスタ15内に信号電荷が入力されると、矢印
Ａ方向に印加されるクロックパルスP1〜P4によって信号
電荷が第１のレジスタ15-1内を出力シリアルレジスタ17
方向（矢印Ａ方向）へ転送されていく。この際、暗電流
により雑音電荷が発生すると、この雑音電荷が第１と第
２のレジスタ15-1,15-2内にほぼ同程度入り込む。その
ため、第１のレジスタ15-1では雑音電荷が重畳された信
号電荷を出力シリアルレジスタ17方向へ転送していくと
共に、第２のレジスタ15-2では矢印Ｂ方向に印加される
クロックパルスP1〜P4によって雑音電荷を入力シリアル
レジスタ12方向（矢印Ｂ方向）へ転送していく。
Ａ方向に印加されるクロックパルスP1〜P4によって信号
電荷が第１のレジスタ15-1内を出力シリアルレジスタ17
方向（矢印Ａ方向）へ転送されていく。この際、暗電流
により雑音電荷が発生すると、この雑音電荷が第１と第
２のレジスタ15-1,15-2内にほぼ同程度入り込む。その
ため、第１のレジスタ15-1では雑音電荷が重畳された信
号電荷を出力シリアルレジスタ17方向へ転送していくと
共に、第２のレジスタ15-2では矢印Ｂ方向に印加される
クロックパルスP1〜P4によって雑音電荷を入力シリアル
レジスタ12方向（矢印Ｂ方向）へ転送していく。
信号電荷が第１のレジスタ15-1の最終段に達すると、信
号によってトランスファゲート16が開き、その信号電荷
が同時に出力シリアルレジスタ17へ転送される。出力シ
リアルレジスタ17では入力された信号電荷をクロックパ
ルスφ11,φ12によって出力回路18方向へ転送してい
く。出力回路18では信号電荷を取り出し、それに応じた
出力信号V2を出力する。この出力信号V2は、第９図に示
すように暗電流により発生した雑音信号Ｘを含んでお
り、それらが差動増幅器19に与えられる。
号によってトランスファゲート16が開き、その信号電荷
が同時に出力シリアルレジスタ17へ転送される。出力シ
リアルレジスタ17では入力された信号電荷をクロックパ
ルスφ11,φ12によって出力回路18方向へ転送してい
く。出力回路18では信号電荷を取り出し、それに応じた
出力信号V2を出力する。この出力信号V2は、第９図に示
すように暗電流により発生した雑音信号Ｘを含んでお
り、それらが差動増幅器19に与えられる。
一方、雑音電荷が第２のレジスタ15-2の最終段（入力シ
リアルレジスタ12側の段）に達すると、入力シリアルレ
ジスタ12から第１のレジスタ15-1への信号転送完了後に
トランスファゲート14が開き、該第２のレジスタ15-2内
の雑音電荷が同時に入力シリアルレジスタ12へ転送され
る。入力シリアルレジスタ12に入力された雑音電荷は、
クロックパルスφ1,φ２によって出力回路13方向へと転
送されていく。出力回路13は雑音電荷をそれに応じた電
圧に変換し、その出力信号V1を順序時系列に出力する。
この出力信号V1は、第10図に示すように雑音信号Ｘのみ
であり、それが差動増幅器19へ与えられる。
リアルレジスタ12側の段）に達すると、入力シリアルレ
ジスタ12から第１のレジスタ15-1への信号転送完了後に
トランスファゲート14が開き、該第２のレジスタ15-2内
の雑音電荷が同時に入力シリアルレジスタ12へ転送され
る。入力シリアルレジスタ12に入力された雑音電荷は、
クロックパルスφ1,φ２によって出力回路13方向へと転
送されていく。出力回路13は雑音電荷をそれに応じた電
圧に変換し、その出力信号V1を順序時系列に出力する。
この出力信号V1は、第10図に示すように雑音信号Ｘのみ
であり、それが差動増幅器19へ与えられる。
すると、差動増幅器19は入力された出力信号V1,V2の差
をとり、その出力信号V0を出力する。この出力信号V0
は、第11図に示すように雑音電流が除去された理想的な
出力波形となる。
をとり、その出力信号V0を出力する。この出力信号V0
は、第11図に示すように雑音電流が除去された理想的な
出力波形となる。
本実施例では、暗電流により発生した雑音電荷を第２の
レジスタ15-2及び入力シリアルレジスタ12によって転送
し、それを出力回路13から出力信号V1として取り出し、
これを出力信号V2から除去するようにしたので、雑音信
号Ｘを簡単に除去でき、しかもそれをアナログ回路のみ
にて処理できるために回路構成も簡単になる。また、パ
ラレルレジスタ15を第１と第２のレジスタ15-1,15-2で
構成したが、それらはパターンレイアウトを変えるのみ
で、従来装置の製造プロセスを用いて容易に製作するこ
とが可能である。
レジスタ15-2及び入力シリアルレジスタ12によって転送
し、それを出力回路13から出力信号V1として取り出し、
これを出力信号V2から除去するようにしたので、雑音信
号Ｘを簡単に除去でき、しかもそれをアナログ回路のみ
にて処理できるために回路構成も簡単になる。また、パ
ラレルレジスタ15を第１と第２のレジスタ15-1,15-2で
構成したが、それらはパターンレイアウトを変えるのみ
で、従来装置の製造プロセスを用いて容易に製作するこ
とが可能である。
第９図は本発明の第２の実施例を示す電荷移送装置の概
略構成図である。
略構成図である。
この実施例が第１図のものと異なる点は、パラレルレジ
スタ15における一対の第1,第２のレジスタ15-1,15-2の
幅を、入力シリアルレジスタ12及び出力シリアルレジス
タ17の１段当りの長さとほぼ同じ長さにしたことであ
る。そして、入力シリアルレジスタ12において、パラレ
ルレジスタ15への信号電荷の転送はクロックパルスφ１
に対応するゲートで行ない、さらに雑音電荷を該入力シ
リアルレジスタ12に入力するには、クロックパルスφ２
に対応するゲートで行なう。
スタ15における一対の第1,第２のレジスタ15-1,15-2の
幅を、入力シリアルレジスタ12及び出力シリアルレジス
タ17の１段当りの長さとほぼ同じ長さにしたことであ
る。そして、入力シリアルレジスタ12において、パラレ
ルレジスタ15への信号電荷の転送はクロックパルスφ１
に対応するゲートで行ない、さらに雑音電荷を該入力シ
リアルレジスタ12に入力するには、クロックパルスφ２
に対応するゲートで行なう。
このような構造では、第１の実施例と同様の作用、効果
が得られるばかりか、装置の小形化が計れる。すなわ
ち、従来装置とほぼ同じ面積で、同じビット数を得るこ
とができる。
が得られるばかりか、装置の小形化が計れる。すなわ
ち、従来装置とほぼ同じ面積で、同じビット数を得るこ
とができる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。例えば、入力回路11及び出力回路13,18
は他の回路で構成してもよい。また、入力シリアルレジ
スタ12、出力シリアルレジスタ17、及びパラレルレジス
タ15は、他の相のクロックパルスで駆動するような構造
に変形することも可能である。
が可能である。例えば、入力回路11及び出力回路13,18
は他の回路で構成してもよい。また、入力シリアルレジ
スタ12、出力シリアルレジスタ17、及びパラレルレジス
タ15は、他の相のクロックパルスで駆動するような構造
に変形することも可能である。
（発明の効果） 以上詳細に説明したように、本発明によれば、パラレル
レジスタを第１と第２のレジスタで構成し、その第２の
レジスタで雑音電荷のみを転送し、それを入力シリアル
レジスタ及び一方の出力回路を通して取り出すようにし
たので、その雑音電荷を容易に検出できる。しかも出力
シリアルレジスタ及び他方の出力回路を通して取り出し
た出力と、入力シリアルレジスタ及び一方の出力回路を
通して取り出した出力との差を取ることにより、構造簡
単にして精度よく、信号劣化の補正が可能となる。
レジスタを第１と第２のレジスタで構成し、その第２の
レジスタで雑音電荷のみを転送し、それを入力シリアル
レジスタ及び一方の出力回路を通して取り出すようにし
たので、その雑音電荷を容易に検出できる。しかも出力
シリアルレジスタ及び他方の出力回路を通して取り出し
た出力と、入力シリアルレジスタ及び一方の出力回路を
通して取り出した出力との差を取ることにより、構造簡
単にして精度よく、信号劣化の補正が可能となる。
第１図は本発明の第１の実施例を示す電荷移送装置の概
略構成図、第２図は従来の電荷移送装置の概略構成図、
第３図および第４図は第２図の動作を示す出力信号波形
図、第５図は第１図中の入力シリアルレジスタの部分断
面図、第６図は第１図中のパラレルレジスタの部分断面
図、第７図は第１図中のパラレルレジスタの部分平面
図、第８図は第１図中の出力回路の概略構成図、第９
図、第10図および第11図は第１図の出力信号波形図、第
12図は本発明の第２の実施例を示す電荷移送装置の概略
構成図である。 11……入力回路、12……入力シリアルレジスタ、13,18
……出力回路、15……パラレルレジスタ、15-1……第１
のレジスタ、15-2……第２のレジスタ、19……差動増幅
器。
略構成図、第２図は従来の電荷移送装置の概略構成図、
第３図および第４図は第２図の動作を示す出力信号波形
図、第５図は第１図中の入力シリアルレジスタの部分断
面図、第６図は第１図中のパラレルレジスタの部分断面
図、第７図は第１図中のパラレルレジスタの部分平面
図、第８図は第１図中の出力回路の概略構成図、第９
図、第10図および第11図は第１図の出力信号波形図、第
12図は本発明の第２の実施例を示す電荷移送装置の概略
構成図である。 11……入力回路、12……入力シリアルレジスタ、13,18
……出力回路、15……パラレルレジスタ、15-1……第１
のレジスタ、15-2……第２のレジスタ、19……差動増幅
器。
Claims (2)
- 【請求項１】アナログ信号を入力する入力回路と、この
入力回路に入力されたアナログ信号をシリアルに転送す
る複数段の入力シリアルレジスタと、前記シリアルに転
送された信号を同時にパラレルに転送する複数列のパラ
レルレジスタと、前記パラレルに転送された信号を同時
に受けてシリアルに転送する複数段の出力シリアルレジ
スタと、この出力シリアルレジスタの信号を取出す出力
回路とを備えた電荷移送装置において、 前記複数列のパラレルレジスタを、前記入力シリアルレ
ジスタから前記出力シリアルレジスタへの信号転送方向
を持つ第１のレジスタと、その信号転送方向と逆向きの
信号転送方向を持つ第２のレジスタとを交互に配列して
構成し、 かつ前記第２のレジスタでパラレルに転送される信号を
前記入力シリアルレジスタから取出す出力回路を設けた
ことを特徴とする電荷移送装置。 - 【請求項２】前記第１および第２のレジスタは、前記入
力シリアルレジスタの各段毎に設けられた特許請求の範
囲第１項記載の電荷移送装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204676A JPH06105560B2 (ja) | 1985-09-17 | 1985-09-17 | 電荷移送装置 |
| US06/903,946 US4777519A (en) | 1985-09-17 | 1986-09-02 | Charge transfer device |
| NL8602352A NL193677C (nl) | 1985-09-17 | 1986-09-17 | Halfgeleidergeheugeninrichting van het ladinggekoppelde type. |
| FR868612990A FR2593634B1 (fr) | 1985-09-17 | 1986-09-17 | Dispositif a transfert de charges anti-bruit et procede de fonctionnement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60204676A JPH06105560B2 (ja) | 1985-09-17 | 1985-09-17 | 電荷移送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6265299A JPS6265299A (ja) | 1987-03-24 |
| JPH06105560B2 true JPH06105560B2 (ja) | 1994-12-21 |
Family
ID=16494448
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60204676A Expired - Lifetime JPH06105560B2 (ja) | 1985-09-17 | 1985-09-17 | 電荷移送装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4777519A (ja) |
| JP (1) | JPH06105560B2 (ja) |
| FR (1) | FR2593634B1 (ja) |
| NL (1) | NL193677C (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5771070A (en) * | 1985-11-15 | 1998-06-23 | Canon Kabushiki Kaisha | Solid state image pickup apparatus removing noise from the photoelectric converted signal |
| US5737016A (en) * | 1985-11-15 | 1998-04-07 | Canon Kabushiki Kaisha | Solid state image pickup apparatus for reducing noise |
| GB2211660A (en) * | 1987-10-28 | 1989-07-05 | Philips Nv | A charge-coupled device de-interlacer |
| FR2625041B1 (fr) * | 1987-12-22 | 1990-04-20 | Thomson Csf | Dispositif de transfert de charges a abaissement de potentiel de transfert en sortie, et procede de fabrication de ce dispositif |
| FR2626102B1 (fr) * | 1988-01-19 | 1990-05-04 | Thomson Csf | Memoire a transfert de charges et procede de fabrication de cette memoire |
| US4862235A (en) * | 1988-06-30 | 1989-08-29 | Tektronix, Inc. | Electrode structure for a corner turn in a series-parallel-series charge coupled device |
| JPH0258983A (ja) * | 1988-08-24 | 1990-02-28 | Oki Electric Ind Co Ltd | 固体撮像装置 |
| EP0447804A3 (en) * | 1990-02-16 | 1993-06-09 | Fuji Photo Film Co., Ltd. | Smear and dark current reduction for an electronic still camera |
| GB2262010B (en) * | 1991-11-27 | 1996-01-17 | Eev Ltd | Charge - coupled device |
| JP2825702B2 (ja) * | 1992-05-20 | 1998-11-18 | シャープ株式会社 | 固体撮像素子 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3944849A (en) * | 1974-06-26 | 1976-03-16 | Texas Instruments Inc. | Charge transfer device signal processing |
| US4165539A (en) * | 1978-06-30 | 1979-08-21 | International Business Machines Corporation | Bidirectional serial-parallel-serial charge-coupled device |
| US4371885A (en) * | 1979-10-10 | 1983-02-01 | Hughes Aircraft Company | Charge coupled device improved meander channel serial register |
| US4380056A (en) * | 1980-10-10 | 1983-04-12 | Hughes Aircraft Company | Charge coupled device focal plane with serial register having interdigitated electrodes |
| US4539596A (en) * | 1984-10-10 | 1985-09-03 | Rca Corporation | CCD Imagers with interleaved image registers using opposed directions of charge transfer |
-
1985
- 1985-09-17 JP JP60204676A patent/JPH06105560B2/ja not_active Expired - Lifetime
-
1986
- 1986-09-02 US US06/903,946 patent/US4777519A/en not_active Expired - Lifetime
- 1986-09-17 FR FR868612990A patent/FR2593634B1/fr not_active Expired - Fee Related
- 1986-09-17 NL NL8602352A patent/NL193677C/nl active Search and Examination
Also Published As
| Publication number | Publication date |
|---|---|
| NL193677C (nl) | 2000-06-06 |
| FR2593634A1 (fr) | 1987-07-31 |
| US4777519A (en) | 1988-10-11 |
| FR2593634B1 (fr) | 1992-09-11 |
| NL193677B (nl) | 2000-02-01 |
| JPS6265299A (ja) | 1987-03-24 |
| NL8602352A (nl) | 1987-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |