JPH06216163A - 電荷結合素子 - Google Patents
電荷結合素子Info
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- JPH06216163A JPH06216163A JP5295759A JP29575993A JPH06216163A JP H06216163 A JPH06216163 A JP H06216163A JP 5295759 A JP5295759 A JP 5295759A JP 29575993 A JP29575993 A JP 29575993A JP H06216163 A JPH06216163 A JP H06216163A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1062—Channel region of field-effect devices of charge coupled devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14831—Area CCD imagers
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Abstract
(57)【要約】
【目的】 広い温度範囲に亘る改良された電荷移送効率
を有する電荷結合素子を提供することが目的である。 【構成】 この素子は一導電型の半導体材料の基板と；
基板に形成された、基板のものに対向する導電型の第１
の埋め込みチャンネルと；基板のものと対向する導電型
であって第１の埋め込みチャンネルと同じ基板の領域に
形成され第１の埋め込みチャンネルよりも大きい侵入深
さを有する第２の埋め込みチャンネルと；埋め込みチャ
ンネルの間に形成され電荷の個々のパケットを収容する
手段を提供し狭チャンネル効果を誘導するような形状と
され補償されない埋め込みチャンネル領域における電荷
移送の方向にフリンジング電界を生成するための補償さ
れた領域と；素子内の隣り合った補償された領域及び補
償されない領域の各対に関連する電極ゲートと；電極を
クロックし素子に亘って移送される一連の電荷パケット
を発生させる手段とよりなる。
を有する電荷結合素子を提供することが目的である。 【構成】 この素子は一導電型の半導体材料の基板と；
基板に形成された、基板のものに対向する導電型の第１
の埋め込みチャンネルと；基板のものと対向する導電型
であって第１の埋め込みチャンネルと同じ基板の領域に
形成され第１の埋め込みチャンネルよりも大きい侵入深
さを有する第２の埋め込みチャンネルと；埋め込みチャ
ンネルの間に形成され電荷の個々のパケットを収容する
手段を提供し狭チャンネル効果を誘導するような形状と
され補償されない埋め込みチャンネル領域における電荷
移送の方向にフリンジング電界を生成するための補償さ
れた領域と；素子内の隣り合った補償された領域及び補
償されない領域の各対に関連する電極ゲートと；電極を
クロックし素子に亘って移送される一連の電荷パケット
を発生させる手段とよりなる。
Description
【０００１】
【産業上の利用分野】本発明は改良された電荷移送効率
を有し、広い温度範囲に亘った使用に適する電荷結合素
子（ＣＣＤ）に関する。
を有し、広い温度範囲に亘った使用に適する電荷結合素
子（ＣＣＤ）に関する。
【０００２】
【従来の技術】埋め込みチャンネルよりなる電荷結合素
子（ＣＣＤ）は、例えばイメージセンサとして又は電荷
トランスポートのために使用され得る良く知られたソリ
ッドステート移送素子である。
子（ＣＣＤ）は、例えばイメージセンサとして又は電荷
トランスポートのために使用され得る良く知られたソリ
ッドステート移送素子である。
【０００３】
【発明が解決しようとする課題】電荷移送効率は温度の
強い関数であるため、広い温度範囲に亘る素子性能を検
討することは重要である。逆に、温度から独立して、電
荷移送効率を最適化することが望まれている。繰り返す
と、室温でのみでなく、室温より遙かに低いものを含
む、全ての温度において効果的な電荷移送を提供する電
荷結合素子を開示することを本明細書は意図する。
強い関数であるため、広い温度範囲に亘る素子性能を検
討することは重要である。逆に、温度から独立して、電
荷移送効率を最適化することが望まれている。繰り返す
と、室温でのみでなく、室温より遙かに低いものを含
む、全ての温度において効果的な電荷移送を提供する電
荷結合素子を開示することを本明細書は意図する。
【０００４】例えば、赤外線ＣＣＤイメージセンサは、
暗電流の効果的な抑制及びそれによる望ましい赤外線放
射に対する感度を提供するために、低い温度、典型的に
は液体窒素（７７Ｋ）のもので動作させられることが望
ましい。（ルーシルド他に対する米国特許第３，９０
２，０６６号を参照されたい）。しかるに、低い温度で
は、効果的な電荷の移送はキャリアフリーズアウトとし
て知られた現象によって複雑化される場合がある。この
現象は、低い温度では、電子が完全に自由ではなく、Ｃ
ＣＤ埋め込みチャンネルのドナー原子によって捕らえら
れ得、よって、ドナー原子の電位壁から放射されるため
に、移送期間よりも長い時間が必要となる。その結果、
電荷移送効率は低温度では悪くなる場合があり、よって
望ましいものではない画像を生成する。
暗電流の効果的な抑制及びそれによる望ましい赤外線放
射に対する感度を提供するために、低い温度、典型的に
は液体窒素（７７Ｋ）のもので動作させられることが望
ましい。（ルーシルド他に対する米国特許第３，９０
２，０６６号を参照されたい）。しかるに、低い温度で
は、効果的な電荷の移送はキャリアフリーズアウトとし
て知られた現象によって複雑化される場合がある。この
現象は、低い温度では、電子が完全に自由ではなく、Ｃ
ＣＤ埋め込みチャンネルのドナー原子によって捕らえら
れ得、よって、ドナー原子の電位壁から放射されるため
に、移送期間よりも長い時間が必要となる。その結果、
電荷移送効率は低温度では悪くなる場合があり、よって
望ましいものではない画像を生成する。
【０００５】低温度での電荷移送効率を改良する方法
は、ドナー原子の電位壁に捕らえられた電子のための放
射に対する障壁がプーレフレンケル効果として知られた
方法による強い電界の印加によって低くされるという前
提から始めることが望ましい。（Ｅ．Ｋ．バンガート、
Ｊ．Ｐ．ラビン、Ｅ．Ａ．トラブカ、Ｅ．Ｔ．ネルソン
及びＢ．Ｃ．バーキーの論文、埋め込みチャンネル電荷
結合素子、ＥＤ−３８巻、Ｎｏ．５，１９９１年５月、
１１６２乃至１１７４頁を参照されたい。）このよう
に、プーレフランケル効果によって、低温度における電
荷移送効率が、ＣＣＤの隣接する相の静電結合から及び
垂直ドーピングプロフィールから生ずる増加する電界強
度によって改良され得る。
は、ドナー原子の電位壁に捕らえられた電子のための放
射に対する障壁がプーレフレンケル効果として知られた
方法による強い電界の印加によって低くされるという前
提から始めることが望ましい。（Ｅ．Ｋ．バンガート、
Ｊ．Ｐ．ラビン、Ｅ．Ａ．トラブカ、Ｅ．Ｔ．ネルソン
及びＢ．Ｃ．バーキーの論文、埋め込みチャンネル電荷
結合素子、ＥＤ−３８巻、Ｎｏ．５，１９９１年５月、
１１６２乃至１１７４頁を参照されたい。）このよう
に、プーレフランケル効果によって、低温度における電
荷移送効率が、ＣＣＤの隣接する相の静電結合から及び
垂直ドーピングプロフィールから生ずる増加する電界強
度によって改良され得る。
【０００６】低及び高温度に対する電荷移送効率の改良
の方法は、比較的短い距離に亘る電位差を負わせもって
より高い電界を生成するための相毎の電子の高多様性を
使用することよりなる。例証的なそのような３及び４相
クロッキング技術が、Ｓ．Ｍ．スゼ、半導体素子の物
理、第２版、ジョンワイリー、ニューヨーク、１９８１
年、４１５頁に開示されている。しかし、この特別な技
術の重要な欠点は、即ち、付加的導電層に対する必要性
及び赤外線カメラ装置において含まれるべき付加的な数
のクロックのために製造複雑性を付加する場合がある。
の方法は、比較的短い距離に亘る電位差を負わせもって
より高い電界を生成するための相毎の電子の高多様性を
使用することよりなる。例証的なそのような３及び４相
クロッキング技術が、Ｓ．Ｍ．スゼ、半導体素子の物
理、第２版、ジョンワイリー、ニューヨーク、１９８１
年、４１５頁に開示されている。しかし、この特別な技
術の重要な欠点は、即ち、付加的導電層に対する必要性
及び赤外線カメラ装置において含まれるべき付加的な数
のクロックのために製造複雑性を付加する場合がある。
【０００７】更に、低及び高温度電荷移送効率を参照す
るに、多数のイオン注入によって、異なるチャンネル電
位を有する相内の領域を形成し、もって、最小数の相、
例えば２相を有する高フリンジング電界を実現すること
が知られている。例えば、Ａ．Ｌ．ラッテス、スコット
Ｃ．ムンロー及びＭ．Ｍ．シーバーの開示、「組み込
まれたドリフトフィールドを有する超高速の浅く埋め込
まれたチャンネルＣＣＤ」、ＩＥＥＥ電子素子文書、第
１２巻、１９９１年３月、１０４乃至１０７頁及びＡ．
Ｌ．ラッテス、Ｓ．Ｃ．ムンロー，Ｍ．Ｍ．シーバー，
Ｊ．Ｅ．ムルグイア、及びＪ．メルンガイリスの開示、
「縦非均一蓄積ゲート注入による、２相、長チャンネ
ル、浅く埋め込まれたチャンネルＣＣＤにおける改良さ
れたドリフト」、電子素子のＩＥＥＥ会報、第３９巻、
７号、１９９２年７月、１７７２乃至１７７４頁を参照
されたい。しかるに、この技術の重要な欠点は、即ち、
付加的マスキングレベル及び注入過程の必要性による付
加された複雑性が生ずる場合がある。
るに、多数のイオン注入によって、異なるチャンネル電
位を有する相内の領域を形成し、もって、最小数の相、
例えば２相を有する高フリンジング電界を実現すること
が知られている。例えば、Ａ．Ｌ．ラッテス、スコット
Ｃ．ムンロー及びＭ．Ｍ．シーバーの開示、「組み込
まれたドリフトフィールドを有する超高速の浅く埋め込
まれたチャンネルＣＣＤ」、ＩＥＥＥ電子素子文書、第
１２巻、１９９１年３月、１０４乃至１０７頁及びＡ．
Ｌ．ラッテス、Ｓ．Ｃ．ムンロー，Ｍ．Ｍ．シーバー，
Ｊ．Ｅ．ムルグイア、及びＪ．メルンガイリスの開示、
「縦非均一蓄積ゲート注入による、２相、長チャンネ
ル、浅く埋め込まれたチャンネルＣＣＤにおける改良さ
れたドリフト」、電子素子のＩＥＥＥ会報、第３９巻、
７号、１９９２年７月、１７７２乃至１７７４頁を参照
されたい。しかるに、この技術の重要な欠点は、即ち、
付加的マスキングレベル及び注入過程の必要性による付
加された複雑性が生ずる場合がある。
【０００８】室温電荷移送効率を参照するに、単に、先
細とされたパターンが「チャンネル狭まり」効果によっ
て電荷移送方向に電界を誘導するために使用され得るこ
とが知られている。例えば、特に仮想相技術よりなるＣ
ＣＤ素子の設計が引用された、ヒネセックに対する米国
特許第４，８２１，０８１号を参照されたい。（又、ジ
ャロスラブハイネセックの開示、「仮想相技術：大面積
ＣＣＤの製造に対する新たなアプローチ」、電子素子の
ＩＥＥＥ会報、ＥＤ−２８巻、第５号、１９８１年５
月、４８３乃至４８９頁を参照されたい。）先細パター
ン技術の効果はチャンネル電位における連続的変化を提
供すること、多数のイオン注入の必要性の除去、及び相
使用の高多様性の必要性の回避を含む。
細とされたパターンが「チャンネル狭まり」効果によっ
て電荷移送方向に電界を誘導するために使用され得るこ
とが知られている。例えば、特に仮想相技術よりなるＣ
ＣＤ素子の設計が引用された、ヒネセックに対する米国
特許第４，８２１，０８１号を参照されたい。（又、ジ
ャロスラブハイネセックの開示、「仮想相技術：大面積
ＣＣＤの製造に対する新たなアプローチ」、電子素子の
ＩＥＥＥ会報、ＥＤ−２８巻、第５号、１９８１年５
月、４８３乃至４８９頁を参照されたい。）先細パター
ン技術の効果はチャンネル電位における連続的変化を提
供すること、多数のイオン注入の必要性の除去、及び相
使用の高多様性の必要性の回避を含む。
【０００９】しかるに、後述する如く、そしてシミュレ
ーションに基づき、従来の埋め込みチャンネルを有する
長い相（１０．０μｍを超過）ＣＣＤ水平移送レジスタ
における例えばそのような先細にされたパターンの使用
は、限られた数（例えば２５０乃至３５０）の移送に対
してのみ有効な電荷移送を提供し得る。結論として、長
形式ＰｔＳｉショットキ障壁検出アレイに対して、有効
な電荷移送を確実とするために多数の出力動作が必要と
され得る。しかるに、多数の出力は、必要とされる付加
的電子的工程の故のみでなく再合成された映像画像にお
いて目視可能なアーティファクトの故に望ましくない。
ーションに基づき、従来の埋め込みチャンネルを有する
長い相（１０．０μｍを超過）ＣＣＤ水平移送レジスタ
における例えばそのような先細にされたパターンの使用
は、限られた数（例えば２５０乃至３５０）の移送に対
してのみ有効な電荷移送を提供し得る。結論として、長
形式ＰｔＳｉショットキ障壁検出アレイに対して、有効
な電荷移送を確実とするために多数の出力動作が必要と
され得る。しかるに、多数の出力は、必要とされる付加
的電子的工程の故のみでなく再合成された映像画像にお
いて目視可能なアーティファクトの故に望ましくない。
【００１０】ここで室温において電化移送効率を改良す
る別の技術に注意を向ける。この技術は、基板に数ミク
ロン延びていることが望ましい深く埋め込まれたチャン
ネルの使用よりなる。この技術の例は、「ディジタル画
像記録を用いた６０ＭＨｚオシロスコープにおけるｐ2
ＣＣＤ」、フィリップス技術４０版、１９８２年、２／
３号、５５乃至６９頁においてドーレカンプによって開
示されコレット及びブリエゲントハートによって設計
（「ぜん動性電荷結合素子における電位及び電荷分散に
おける計算」、フィリップス研究報告書、第２９巻、１
９７４年、２５乃至４４頁において開示されている）さ
れたぜん動性ＣＣＤを含む。
る別の技術に注意を向ける。この技術は、基板に数ミク
ロン延びていることが望ましい深く埋め込まれたチャン
ネルの使用よりなる。この技術の例は、「ディジタル画
像記録を用いた６０ＭＨｚオシロスコープにおけるｐ2
ＣＣＤ」、フィリップス技術４０版、１９８２年、２／
３号、５５乃至６９頁においてドーレカンプによって開
示されコレット及びブリエゲントハートによって設計
（「ぜん動性電荷結合素子における電位及び電荷分散に
おける計算」、フィリップス研究報告書、第２９巻、１
９７４年、２５乃至４４頁において開示されている）さ
れたぜん動性ＣＣＤを含む。
【００１１】深埋め込みチャンネル設計の概念は又低温
動作に関して知られている。例えば、キマタ他は低温動
作のための深埋め込みチャンネルＣＣＤの性能を開示し
工夫した（「埋め込み電荷結合素子の低温特性」、適応
物理の日本雑誌、第２２巻、６号、１９８３年６月、９
７５乃至９８０頁を参照されたい）。ツァウア他は又低
温における使用に対する深埋め込みチャンネル設計を開
示している。（ブジョーン Ｆ．アンダーソン、マリジ
ャスコール及びイルビング Ｊ．スピロ、「赤外線技術
ＸＶＩＩ」、ＳＰＩＥの進行−−光技術の国際学会、第
１５４０巻、（１９９１年），５８０乃至５９５頁を参
照されたい。）ここまで開示してきた深埋め込みチャン
ネルに関する主な欠点は、電荷容量の損失と共に、イオ
ン注入後にチャンネルを打ち込むのに必要な長い時間及
び高い温度を含む。又、低温では、超過的に大きい埋め
込みチャンネルドーセージが使用された際、結局動作周
波数をよってイメージャアレイの全体の達成し得る解像
度を限定する、増加する電荷捕獲のため、電荷移送の効
率が低減される場合があることが知られている。
動作に関して知られている。例えば、キマタ他は低温動
作のための深埋め込みチャンネルＣＣＤの性能を開示し
工夫した（「埋め込み電荷結合素子の低温特性」、適応
物理の日本雑誌、第２２巻、６号、１９８３年６月、９
７５乃至９８０頁を参照されたい）。ツァウア他は又低
温における使用に対する深埋め込みチャンネル設計を開
示している。（ブジョーン Ｆ．アンダーソン、マリジ
ャスコール及びイルビング Ｊ．スピロ、「赤外線技術
ＸＶＩＩ」、ＳＰＩＥの進行−−光技術の国際学会、第
１５４０巻、（１９９１年），５８０乃至５９５頁を参
照されたい。）ここまで開示してきた深埋め込みチャン
ネルに関する主な欠点は、電荷容量の損失と共に、イオ
ン注入後にチャンネルを打ち込むのに必要な長い時間及
び高い温度を含む。又、低温では、超過的に大きい埋め
込みチャンネルドーセージが使用された際、結局動作周
波数をよってイメージャアレイの全体の達成し得る解像
度を限定する、増加する電荷捕獲のため、電荷移送の効
率が低減される場合があることが知られている。
【００１２】より広い主要埋め込みチャンネルへ狭い補
助埋め込みチャンネル（ストライプ）注入をすることに
よって（コソノキーに対する米国特許第４，６６７，２
１３号を参照されたい）、或いは電荷移送の方向に垂直
な酸素厚さにおける変化を形成することによって（キマ
タ他に対する米国特許第４，８０９，０４８号を参照さ
れたい）障壁放射工程を増強する趣旨を有する、低温に
おいて電荷移送効率を改良する最後の技術を開示する。
しかるに、この方法は低信号レベルに対してのみ有効で
あることが見出された。より高い信号レベルに対して
は、主要な埋め込みチャンネルにおける強い電界の欠如
（及びよってより弱い電界に対する電子電荷の露出）の
結果電荷移送効率の損失が生じる。
助埋め込みチャンネル（ストライプ）注入をすることに
よって（コソノキーに対する米国特許第４，６６７，２
１３号を参照されたい）、或いは電荷移送の方向に垂直
な酸素厚さにおける変化を形成することによって（キマ
タ他に対する米国特許第４，８０９，０４８号を参照さ
れたい）障壁放射工程を増強する趣旨を有する、低温に
おいて電荷移送効率を改良する最後の技術を開示する。
しかるに、この方法は低信号レベルに対してのみ有効で
あることが見出された。より高い信号レベルに対して
は、主要な埋め込みチャンネルにおける強い電界の欠如
（及びよってより弱い電界に対する電子電荷の露出）の
結果電荷移送効率の損失が生じる。
【００１３】ここで、次のような上記の説明の要約的評
価をする。広い温度範囲に亘る改良された電荷移送効率
を有し、更に製造の単純化及びより低い生産価格を実現
するＣＣＤの提供の問題点を独創的に限定する。先行技
術はこのような組織的なアプローチを示唆していず、寧
ろ低温（例えば７７Ｋ）又は室温のアプローチに対して
いろいろと全てをひっくるめて釘付けにされている。更
に、この断片的なアプローチの中で、既述の如く、問題
点又は欠点によって相殺され得る先行技術の効果が述べ
られている。
価をする。広い温度範囲に亘る改良された電荷移送効率
を有し、更に製造の単純化及びより低い生産価格を実現
するＣＣＤの提供の問題点を独創的に限定する。先行技
術はこのような組織的なアプローチを示唆していず、寧
ろ低温（例えば７７Ｋ）又は室温のアプローチに対して
いろいろと全てをひっくるめて釘付けにされている。更
に、この断片的なアプローチの中で、既述の如く、問題
点又は欠点によって相殺され得る先行技術の効果が述べ
られている。
【００１４】
【課題を解決するための手段】我々の組織的アプローチ
にしたがって、広い温度範囲に亘る改良された電荷移送
効率を有するＣＣＤにおいて使用されるのに適する素子
をここで開示する。素子は、フルネーム、インタライン
又はリニアＣＣＤに組み込まれるための改良された水平
電荷結合素子シフトレジスタよりなることが望ましい。
改良された電荷移送効率は増強された動作速度、水平シ
フトレジスタにおいて特に望まれる特性に対応する。こ
の効果は、同様に垂直シフトレジスタに延長され得る。
にしたがって、広い温度範囲に亘る改良された電荷移送
効率を有するＣＣＤにおいて使用されるのに適する素子
をここで開示する。素子は、フルネーム、インタライン
又はリニアＣＣＤに組み込まれるための改良された水平
電荷結合素子シフトレジスタよりなることが望ましい。
改良された電荷移送効率は増強された動作速度、水平シ
フトレジスタにおいて特に望まれる特性に対応する。こ
の効果は、同様に垂直シフトレジスタに延長され得る。
【００１５】示される如く、本発明の素子は広い温度範
囲に亘る改良された電荷移送効率を有する。例えば、低
（液体窒素）温において、例えば高解像度ＰｔＳｉショ
ットキバリアアレイにおいて、本発明の原理の実現は高
速度、例えば、１２ＭＨｚ動作；及び室温における少な
くとも１２ＭＨｚの高速度の効果を含む。素子は： ａ）一導電型の半導体材料の基板と； ｂ）基板に形成された、基板のものに対向する導電型の
第１の埋め込みチャンネルと； ｃ）基板のものと対向する導電型であって第１の埋め込
みチャンネルと同じ基板の領域に形成され第１の埋め込
みチャンネルよりも大きい基板に対する侵入深さを有す
る第２の埋め込みチャンネルと； ｄ）埋め込みチャンネルの間に形成され電荷の個々のパ
ケットを収容する手段を提供し狭チャンネル効果を誘導
するような形状とされ補償されない埋め込みチャンネル
領域における電荷移送の方向にフリンジング電界を生成
するための補償された領域と； ｅ）素子内の隣り合った補償された領域及び補償されな
い領域の各対に関連する電極ゲートと； ｆ）電極をクロックし素子に亘って移送される一連の電
荷パケットを発生させる手段とよりなる。
囲に亘る改良された電荷移送効率を有する。例えば、低
（液体窒素）温において、例えば高解像度ＰｔＳｉショ
ットキバリアアレイにおいて、本発明の原理の実現は高
速度、例えば、１２ＭＨｚ動作；及び室温における少な
くとも１２ＭＨｚの高速度の効果を含む。素子は： ａ）一導電型の半導体材料の基板と； ｂ）基板に形成された、基板のものに対向する導電型の
第１の埋め込みチャンネルと； ｃ）基板のものと対向する導電型であって第１の埋め込
みチャンネルと同じ基板の領域に形成され第１の埋め込
みチャンネルよりも大きい基板に対する侵入深さを有す
る第２の埋め込みチャンネルと； ｄ）埋め込みチャンネルの間に形成され電荷の個々のパ
ケットを収容する手段を提供し狭チャンネル効果を誘導
するような形状とされ補償されない埋め込みチャンネル
領域における電荷移送の方向にフリンジング電界を生成
するための補償された領域と； ｅ）素子内の隣り合った補償された領域及び補償されな
い領域の各対に関連する電極ゲートと； ｆ）電極をクロックし素子に亘って移送される一連の電
荷パケットを発生させる手段とよりなる。
【００１６】
【作用】ここで規定された素子の重要な効果は第２の埋
め込みチャンネルが、補償された領域の幾何学的配置に
よって誘導されるチャンネル狭め効果の使用によって得
られる、先行技術に比して打ち込みの間に低減された時
間及びエネルギを要求するということである。
め込みチャンネルが、補償された領域の幾何学的配置に
よって誘導されるチャンネル狭め効果の使用によって得
られる、先行技術に比して打ち込みの間に低減された時
間及びエネルギを要求するということである。
【００１７】他の意味のある効果は、第１の埋め込みチ
ャンネルが半導体表面の近い不純物の高濃度よりなるこ
とが望ましいという事実の効能によって、深埋め込みチ
ャンネルの使用にかかわらず、高電荷容量を維持する能
力である。本発明の他の重要な効果はこれらの点を含
む：水平シフトレジスタよりなる素子は、２相技術、例
えば、ロジー他に対する米国特許第４，６１３，４０２
号によるものであって引用によってここに組み込まれる
ものを使用して製造され得；水平シフト（移送）レジス
タの改良された電荷移送効率は、大型イメージセンサの
単一の又は単純な出力動作を可能にし、もって単純化さ
れた電子技術を用いたよりコンパクトなＣＣＤカメラが
得られる。
ャンネルが半導体表面の近い不純物の高濃度よりなるこ
とが望ましいという事実の効能によって、深埋め込みチ
ャンネルの使用にかかわらず、高電荷容量を維持する能
力である。本発明の他の重要な効果はこれらの点を含
む：水平シフトレジスタよりなる素子は、２相技術、例
えば、ロジー他に対する米国特許第４，６１３，４０２
号によるものであって引用によってここに組み込まれる
ものを使用して製造され得；水平シフト（移送）レジス
タの改良された電荷移送効率は、大型イメージセンサの
単一の又は単純な出力動作を可能にし、もって単純化さ
れた電子技術を用いたよりコンパクトなＣＣＤカメラが
得られる。
【００１８】
【実施例】本発明を図面（必ずしも一定の比に拡大及び
／又は縮小して書かれてはいない）と共に説明する。本
発明は、赤外線イメージング装置２よりなる図１の実施
例によって説明されることが望ましい。イメージング装
置２は赤外線イメージセンサアレイ１０及び確実にシー
ルされたカメラ３０に収納された光学装置２０を含む。
カメラ３０は開口４０への液体窒素の導入による極低温
に冷却され得る。イメージセンサアレイ１０は、映像モ
ニタ６０での最終的表示のために、電子装置５０による
非均一性に対して訂正されることが望ましい映像信号を
生成し得る。
／又は縮小して書かれてはいない）と共に説明する。本
発明は、赤外線イメージング装置２よりなる図１の実施
例によって説明されることが望ましい。イメージング装
置２は赤外線イメージセンサアレイ１０及び確実にシー
ルされたカメラ３０に収納された光学装置２０を含む。
カメラ３０は開口４０への液体窒素の導入による極低温
に冷却され得る。イメージセンサアレイ１０は、映像モ
ニタ６０での最終的表示のために、電子装置５０による
非均一性に対して訂正されることが望ましい映像信号を
生成し得る。
【００１９】望ましいイメージセンサアレイ１０の拡大
概略図を示す図２を参照する。イメージセンサアレイ１
０は平行垂直列に構成された赤外線検出要素１００の２
次元マトリクスよりなる。赤外線検出要素は、金属珪化
物、例えば白金珪化物（ＰｔＳｉ）から形成されること
が望ましい。垂直移送レジスタ１１０及び移送ゲート要
素１２０の列が検出器の各列に関連する。知られた手法
で移送ゲート電極を適当にバイアスすることによって、
検出要素１００で発生された電荷パケットは垂直移送レ
ジスタ１１０へと移送ゲート要素１２０を通過され得
る。電荷パケットは垂直移送レジスタ１１０に沿って移
送され単一水平移送レジスタ１３０へと通される。この
動作は、センサアレイの全ての垂直列における夫々の相
を接続する二つの相互接続金属ゲート１４０，１５０を
クロッキングすることによって生ずることが望ましい。
概略図を示す図２を参照する。イメージセンサアレイ１
０は平行垂直列に構成された赤外線検出要素１００の２
次元マトリクスよりなる。赤外線検出要素は、金属珪化
物、例えば白金珪化物（ＰｔＳｉ）から形成されること
が望ましい。垂直移送レジスタ１１０及び移送ゲート要
素１２０の列が検出器の各列に関連する。知られた手法
で移送ゲート電極を適当にバイアスすることによって、
検出要素１００で発生された電荷パケットは垂直移送レ
ジスタ１１０へと移送ゲート要素１２０を通過され得
る。電荷パケットは垂直移送レジスタ１１０に沿って移
送され単一水平移送レジスタ１３０へと通される。この
動作は、センサアレイの全ての垂直列における夫々の相
を接続する二つの相互接続金属ゲート１４０，１５０を
クロッキングすることによって生ずることが望ましい。
【００２０】水平レジスタ１３０における電荷パケット
は、望ましくは水平レジスタ１３０内の夫々の相を接続
する二つの導通ゲート１７０，１８０をクロッキングす
ることによって、出力ポート１６０に送出される。単一
出力ポートが望ましいが、出力は多数の別のポートから
なされ得、もって電荷移送効率が改善される。Ｎ個の出
力多数ポートを用いて、水平移送レジスタはＮ個の等し
い部分に分割され、各部分における段の数は移送レジス
タにおける段の全数の１／Ｎである。
は、望ましくは水平レジスタ１３０内の夫々の相を接続
する二つの導通ゲート１７０，１８０をクロッキングす
ることによって、出力ポート１６０に送出される。単一
出力ポートが望ましいが、出力は多数の別のポートから
なされ得、もって電荷移送効率が改善される。Ｎ個の出
力多数ポートを用いて、水平移送レジスタはＮ個の等し
い部分に分割され、各部分における段の数は移送レジス
タにおける段の全数の１／Ｎである。
【００２１】図３は水平移送レジスタ１３０の拡大平面
図を示す。水平移送レジスタ１３０の各相は補償された
（又は障壁）領域１９４及び補償されない（又は蓄積）
領域１９５よりなることが望ましい。各相の長さは、例
えば、１２．４ミクロンであることが望ましい。補償さ
れた領域１９４は矩形部１９６及び、蓄積領域へと幅に
おいて除々に先細とされていることが望ましく、もって
台形又は三角形状を画成することが望ましい延長された
領域１９７よりなることが望ましい。先細とされた部分
は周期的に繰り返されることが望ましく、水平移送レジ
スタ１３０の全幅に亘ることが望ましい。例として、補
償された領域の矩形部１９６は、２乃至６ミクロン長さ
であることが望ましく、延長された領域１９７は４乃至
６ミクロン長さ、２乃至５ミクロン幅であることが望ま
しく、３乃至５ミクロンのピッチにおけるものであるこ
とが望ましい。
図を示す。水平移送レジスタ１３０の各相は補償された
（又は障壁）領域１９４及び補償されない（又は蓄積）
領域１９５よりなることが望ましい。各相の長さは、例
えば、１２．４ミクロンであることが望ましい。補償さ
れた領域１９４は矩形部１９６及び、蓄積領域へと幅に
おいて除々に先細とされていることが望ましく、もって
台形又は三角形状を画成することが望ましい延長された
領域１９７よりなることが望ましい。先細とされた部分
は周期的に繰り返されることが望ましく、水平移送レジ
スタ１３０の全幅に亘ることが望ましい。例として、補
償された領域の矩形部１９６は、２乃至６ミクロン長さ
であることが望ましく、延長された領域１９７は４乃至
６ミクロン長さ、２乃至５ミクロン幅であることが望ま
しく、３乃至５ミクロンのピッチにおけるものであるこ
とが望ましい。
【００２２】後に示される如く、シミュレーション研究
はそのような先細とされた幾何学的配置が、チャンネル
狭め効果の効能によって、電荷移送の方向（即ち、出力
ポート１６０に向く）において増強された電界を提供
し、それ自体でイメージセンサアレイ１０の電荷移送効
率を改良することを示している。本開示の目的に関し、
「チャンネル狭め効果」という句を、チャンネルの横寸
法が狭くなる際、特にこれらの寸法が不純物プロフィー
ル深さのオーダーにおける値に近づく時のチャンネル電
位の減少を意味するとして定義する。このようにして、
結果としての電荷移送の方向に相チャンネル電位の変化
は電界を起こす。
はそのような先細とされた幾何学的配置が、チャンネル
狭め効果の効能によって、電荷移送の方向（即ち、出力
ポート１６０に向く）において増強された電界を提供
し、それ自体でイメージセンサアレイ１０の電荷移送効
率を改良することを示している。本開示の目的に関し、
「チャンネル狭め効果」という句を、チャンネルの横寸
法が狭くなる際、特にこれらの寸法が不純物プロフィー
ル深さのオーダーにおける値に近づく時のチャンネル電
位の減少を意味するとして定義する。このようにして、
結果としての電荷移送の方向に相チャンネル電位の変化
は電界を起こす。
【００２３】ここで、夫々図３のＡ−Ａ’線及びＢ−
Ｂ’線の沿う断面を提供する図４（ａ），（ｂ）を参照
する。埋め込みチャンネル２１０は従来の半導体基板２
００において形成されることが望ましい。補償注入２２
０は領域１９６及び１９７へとなされ水平移送レジスタ
１３０に対する障壁領域を形成することが望ましい。補
償されない、即ち領域１９５であるこれらの領域は電荷
移送レジスタに対する蓄積領域になる。半導体表面の下
の活性素子領域を導通電極層１７０及び１８０から絶縁
する誘電層２３０が図４に更に示される。
Ｂ’線の沿う断面を提供する図４（ａ），（ｂ）を参照
する。埋め込みチャンネル２１０は従来の半導体基板２
００において形成されることが望ましい。補償注入２２
０は領域１９６及び１９７へとなされ水平移送レジスタ
１３０に対する障壁領域を形成することが望ましい。補
償されない、即ち領域１９５であるこれらの領域は電荷
移送レジスタに対する蓄積領域になる。半導体表面の下
の活性素子領域を導通電極層１７０及び１８０から絶縁
する誘電層２３０が図４に更に示される。
【００２４】燐不純物が高抵抗率（２０乃至１００オー
ム−ｃｍ）ｐ型シリコン基板へ構成され略６乃至１０ボ
ルトの蓄積領域におけるチャンネル電位を生成すること
が望ましい。燐埋め込みチャンネルの不純物プロフィー
ルは図５に現れる。図５プロフィール、先行技術のその
ようなプロフィールの典型は、略０．５ミクロン深さで
あり略１０17ｃｍ-3の表面濃度を有する。
ム−ｃｍ）ｐ型シリコン基板へ構成され略６乃至１０ボ
ルトの蓄積領域におけるチャンネル電位を生成すること
が望ましい。燐埋め込みチャンネルの不純物プロフィー
ルは図５に現れる。図５プロフィール、先行技術のその
ようなプロフィールの典型は、略０．５ミクロン深さで
あり略１０17ｃｍ-3の表面濃度を有する。
【００２５】補償ボロン不純物が蓄積領域におけるチャ
ンネル電位未満のチャンネル電位略３乃至５ボルトを有
する障壁領域を生成するようにされることが望ましい。
２．０乃至４．０ボルトの及び−７．０乃至−５．０ボ
ルトのクロッキング電位は正に説明した素子の動作に関
して典型的である。素子は３次元におけるポアソン等式
を解く数値的プログラムを用いて従来の有限差方式に基
づいてシミュレートされ得る。このシミュレーションか
ら得られたチャンネル電界は、図６における曲線Ａとし
て表わされる。曲線Ａを生成するように選択された、図
３のＡ−Ａ’線に対応する断面は、全構造に対する電界
強度の控えめの予測を提供し、電荷移送工程に含まれる
電荷の最終的値が最も通過しそうな通路を示す。曲線Ａ
に示される如く、８．２６ｘ１０4 Ｖ／ｍの最小電界強
度が相の真の端部に近くで到達され、そこでは蓄積され
た電荷の正に最後の値が次の相への移送を待っている。
「最小」電界強度は、相内の全電界強度の控えめの測定
を提供するのみでなく、プーレフレンケル工程による放
射の目的に対する電界強度の制限である。
ンネル電位未満のチャンネル電位略３乃至５ボルトを有
する障壁領域を生成するようにされることが望ましい。
２．０乃至４．０ボルトの及び−７．０乃至−５．０ボ
ルトのクロッキング電位は正に説明した素子の動作に関
して典型的である。素子は３次元におけるポアソン等式
を解く数値的プログラムを用いて従来の有限差方式に基
づいてシミュレートされ得る。このシミュレーションか
ら得られたチャンネル電界は、図６における曲線Ａとし
て表わされる。曲線Ａを生成するように選択された、図
３のＡ−Ａ’線に対応する断面は、全構造に対する電界
強度の控えめの予測を提供し、電荷移送工程に含まれる
電荷の最終的値が最も通過しそうな通路を示す。曲線Ａ
に示される如く、８．２６ｘ１０4 Ｖ／ｍの最小電界強
度が相の真の端部に近くで到達され、そこでは蓄積され
た電荷の正に最後の値が次の相への移送を待っている。
「最小」電界強度は、相内の全電界強度の控えめの測定
を提供するのみでなく、プーレフレンケル工程による放
射の目的に対する電界強度の制限である。
【００２６】狭チャンネル効果の重要性を例証するため
に、図３において先細領域１９７が除去される。Ａ−
Ａ’線に沿う３次元シミュレーションが、ここでは先細
が無く再びなされた際、電界は、図６の曲線Ｂで立証さ
れる如く、相の中心により近く相縁からより遠い位置に
おいて、１．８５ｘ１０4 Ｖ／ｍのレベル迄、劇的に落
ちる。電界強度の低減は、図７に示す如く、電荷移送効
率の損失を招く。
に、図３において先細領域１９７が除去される。Ａ−
Ａ’線に沿う３次元シミュレーションが、ここでは先細
が無く再びなされた際、電界は、図６の曲線Ｂで立証さ
れる如く、相の中心により近く相縁からより遠い位置に
おいて、１．８５ｘ１０4 Ｖ／ｍのレベル迄、劇的に落
ちる。電界強度の低減は、図７に示す如く、電荷移送効
率の損失を招く。
【００２７】図７において、電荷移送効率に対する実験
結果が、先細領域を（Ａ）有する場合及び（Ｂ）有しな
い場合に対して示されており、先細部の無い素子（Ｂ）
に対して得られた値に規準化されている。これらの場合
は図６に示す曲線に対応するように名称が付けられてい
る。図３の埋め込みチャンネルＣＣＤが、図８に例示さ
れた２成分埋め込みチャンネルＣＣＤ構造に置き換えら
れた場合、図６の曲線Ｃに示される如く、フリンジング
電界強度における実質的な改良が達成され得る。前述の
如く、この構造に対する電界は図３のＡ−Ａ’線に沿う
シミュレーションによって得られる。深ＣＣＤ構造は従
来（浅い）燐埋め込みチャンネル２１０プラス高エネル
ギイオン注入及び打ち込み過程によって形成された深燐
埋め込みチャンネル（ｎウェル）３２０よりなる。この
構造に対する典型的な不純物プロフィールは図９に例示
される。
結果が、先細領域を（Ａ）有する場合及び（Ｂ）有しな
い場合に対して示されており、先細部の無い素子（Ｂ）
に対して得られた値に規準化されている。これらの場合
は図６に示す曲線に対応するように名称が付けられてい
る。図３の埋め込みチャンネルＣＣＤが、図８に例示さ
れた２成分埋め込みチャンネルＣＣＤ構造に置き換えら
れた場合、図６の曲線Ｃに示される如く、フリンジング
電界強度における実質的な改良が達成され得る。前述の
如く、この構造に対する電界は図３のＡ−Ａ’線に沿う
シミュレーションによって得られる。深ＣＣＤ構造は従
来（浅い）燐埋め込みチャンネル２１０プラス高エネル
ギイオン注入及び打ち込み過程によって形成された深燐
埋め込みチャンネル（ｎウェル）３２０よりなる。この
構造に対する典型的な不純物プロフィールは図９に例示
される。
【００２８】図９に示す如く、ｎウェル注入の典型的深
さは２．５μｍであり、従来の埋め込みチャンネルプロ
フィールの数倍の深さである。より深い接続は、我々の
３次元シミュレーション研究によって見出された如く、
より大きい電界の相対相結合を提供し、図６及び１０に
示される如く、狭チャンネル効果を維持する。更に、深
い垂直プロフィールを有する接続における先細部の存在
によって、本発明による教示の如く、電界効果は実際に
３次元的であり３次元的シミュレーション手法によって
最も適当に最適化されるということに注意することは重
要である。
さは２．５μｍであり、従来の埋め込みチャンネルプロ
フィールの数倍の深さである。より深い接続は、我々の
３次元シミュレーション研究によって見出された如く、
より大きい電界の相対相結合を提供し、図６及び１０に
示される如く、狭チャンネル効果を維持する。更に、深
い垂直プロフィールを有する接続における先細部の存在
によって、本発明による教示の如く、電界効果は実際に
３次元的であり３次元的シミュレーション手法によって
最も適当に最適化されるということに注意することは重
要である。
【００２９】図９で説明し図３の先細パターンを有する
２成分、深接続ＣＣＤ素子に関して、電荷移送の方向に
おける電界は４．４６ｘ１０5 Ｖ／ｍであり、図６の曲
線Ｃによって示される如く、従来設計において得られた
電界の略６倍である。よって、増強されたフリンジング
電界の結果、２成分、深接続ＣＣＤ素子における電荷移
送効率は、浅い、従来接続のＣＣＤ素子から得られるも
のに関して２０の係数で改良され得る。様々な接続深さ
を有する幾つかの深接続素子に関して測定された電荷移
送非効率は図７で報告されており、再び、従来の、即ち
先細部無しの浅いＣＣＤ素子に関して得られた値に対し
て規準化されている。更に、図７に例示されている如
く、電荷移送効率の改良は、小さい（１／４飽和）及び
大きい（１／２飽和）電荷レベルに対して明白であり、
よって信号振幅に関してある制限をきたさない（前述の
コソノキーに対する米国特許第４，６６７，２１３
号）。
２成分、深接続ＣＣＤ素子に関して、電荷移送の方向に
おける電界は４．４６ｘ１０5 Ｖ／ｍであり、図６の曲
線Ｃによって示される如く、従来設計において得られた
電界の略６倍である。よって、増強されたフリンジング
電界の結果、２成分、深接続ＣＣＤ素子における電荷移
送効率は、浅い、従来接続のＣＣＤ素子から得られるも
のに関して２０の係数で改良され得る。様々な接続深さ
を有する幾つかの深接続素子に関して測定された電荷移
送非効率は図７で報告されており、再び、従来の、即ち
先細部無しの浅いＣＣＤ素子に関して得られた値に対し
て規準化されている。更に、図７に例示されている如
く、電荷移送効率の改良は、小さい（１／４飽和）及び
大きい（１／２飽和）電荷レベルに対して明白であり、
よって信号振幅に関してある制限をきたさない（前述の
コソノキーに対する米国特許第４，６６７，２１３
号）。
【００３０】図３に示す先細とされた領域１９７が２成
分埋め込みチャンネル構造から除去される時、図６の曲
線Ｄに示す如く電界は大きく減少する。事実、先細パタ
ーンの無い２成分埋め込みチャンネル構造によって生成
された電界は先細部を有する従来ＣＣＤによって提供さ
れるものを越える効果を殆ど提供しないように見える。
先細部を有する２成分深ＣＣＤの効果又は逆に深チャン
ネルのみを有し、先細部を有しないＣＣＤ素子の欠点を
更に例示するために、図１０が提供される。図１０にお
いて、ＣＣＤ相に於ける最小電界強度が、ｎウェルの深
さに対してプロットされている。このプロットにおい
て、一つは先細部を有し、一つは先細領域を有さない、
二つの深ＣＣＤ素子が研究された。ここで説明した長い
相（即ち、１０ミクロン超過）のＣＣＤ素子に対して、
少なくとも２．５ミクロンの接続深さが、従来の、先細
部を有する浅いＣＣＤによって生成された電界に正に匹
敵するように先細部を有さない素子において必要とされ
たであろうことを観察されたい。しかるに、この微小な
レベルの電界におけるこのような素子よりなるＣＣＤシ
フトレジスタが、高解像度画像を提供するために多数の
出力を最も要求しそうであったろうということを先行技
術の記述から呼び戻さなければならない。このように、
深埋め込みチャンネルを含むことによる電界の最適化に
よって、先細パターンに関して、単一出力動作に対して
必要とされる高電界がより容易に達成される。
分埋め込みチャンネル構造から除去される時、図６の曲
線Ｄに示す如く電界は大きく減少する。事実、先細パタ
ーンの無い２成分埋め込みチャンネル構造によって生成
された電界は先細部を有する従来ＣＣＤによって提供さ
れるものを越える効果を殆ど提供しないように見える。
先細部を有する２成分深ＣＣＤの効果又は逆に深チャン
ネルのみを有し、先細部を有しないＣＣＤ素子の欠点を
更に例示するために、図１０が提供される。図１０にお
いて、ＣＣＤ相に於ける最小電界強度が、ｎウェルの深
さに対してプロットされている。このプロットにおい
て、一つは先細部を有し、一つは先細領域を有さない、
二つの深ＣＣＤ素子が研究された。ここで説明した長い
相（即ち、１０ミクロン超過）のＣＣＤ素子に対して、
少なくとも２．５ミクロンの接続深さが、従来の、先細
部を有する浅いＣＣＤによって生成された電界に正に匹
敵するように先細部を有さない素子において必要とされ
たであろうことを観察されたい。しかるに、この微小な
レベルの電界におけるこのような素子よりなるＣＣＤシ
フトレジスタが、高解像度画像を提供するために多数の
出力を最も要求しそうであったろうということを先行技
術の記述から呼び戻さなければならない。このように、
深埋め込みチャンネルを含むことによる電界の最適化に
よって、先細パターンに関して、単一出力動作に対して
必要とされる高電界がより容易に達成される。
【００３１】更に、図１０の更なる考察は、先細パター
ンに関する深ＣＣＤ素子の使用がｎウェル接続の深さに
おける要求を実際に最小化することを示している。深接
続は長い打ち込み過程及び高温度（前述のツァウア参
照）によって形成されるため、先細パターンを含むこと
は低製造価格及びイメージャーアレイの製造における迅
速なターンアラウンドタイムが得られる。特に、素子の
低温動作に関して、先細パターンの使用は、超過的深接
続によるキャリアフリーズアウト問題をなおざりにする
ことなく、よって超過的高ｎウェルドーセージ無く、ｎ
ウェル素子における高電界を達成する手段を提供する。
キャリアの捕獲率は捕獲又はドナーサイトの数に直接比
例するため、深ｎウェルを生成するための高ドーセージ
はより高い電界から得られる利得を相殺する。
ンに関する深ＣＣＤ素子の使用がｎウェル接続の深さに
おける要求を実際に最小化することを示している。深接
続は長い打ち込み過程及び高温度（前述のツァウア参
照）によって形成されるため、先細パターンを含むこと
は低製造価格及びイメージャーアレイの製造における迅
速なターンアラウンドタイムが得られる。特に、素子の
低温動作に関して、先細パターンの使用は、超過的深接
続によるキャリアフリーズアウト問題をなおざりにする
ことなく、よって超過的高ｎウェルドーセージ無く、ｎ
ウェル素子における高電界を達成する手段を提供する。
キャリアの捕獲率は捕獲又はドナーサイトの数に直接比
例するため、深ｎウェルを生成するための高ドーセージ
はより高い電界から得られる利得を相殺する。
【図１】検出器アレイ、冷却装置を有するカメラ、信号
処理電子技術、及び映像表示モニタを含む赤外線イメー
ジング装置の概略図である。
処理電子技術、及び映像表示モニタを含む赤外線イメー
ジング装置の概略図である。
【図２】２次元マトリクスに構成されたショットキバリ
ア検出要素よりなり、信号読出用インタライン電荷結合
素子マルチプライヤを有する赤外線検出器アレイの概略
図である。
ア検出要素よりなり、信号読出用インタライン電荷結合
素子マルチプライヤを有する赤外線検出器アレイの概略
図である。
【図３】水平移送レジスタの代表的部分の平面図であ
る。
る。
【図４】従来の深さの単一埋め込みチャンネルに対する
図３に示された（ａ）Ａ−Ａ’線に沿った断面図及び
（ｂ）Ｂ−Ｂ’線に沿う断面図である。
図３に示された（ａ）Ａ−Ａ’線に沿った断面図及び
（ｂ）Ｂ−Ｂ’線に沿う断面図である。
【図５】図４に示された従来深さの単一埋め込みチャン
ネルＣＣＤの対する不純物プロフィールの概略図であ
る。
ネルＣＣＤの対する不純物プロフィールの概略図であ
る。
【図６】この開示において考慮された様々な埋め込みチ
ャンネルＣＣＤ設計に対する図３のＡ−Ａ’線に沿った
チャンネル電界の概略図である。
ャンネルＣＣＤ設計に対する図３のＡ−Ａ’線に沿った
チャンネル電界の概略図である。
【図７】ｎウェル埋め込みチャンネル成分の接続深さの
関数としての測定された移送非効率の概略図である。こ
の値は従来の、先細とすること無しの浅埋め込みチャン
ネル素子の場合に規準化された。
関数としての測定された移送非効率の概略図である。こ
の値は従来の、先細とすること無しの浅埋め込みチャン
ネル素子の場合に規準化された。
【図８】２成分埋め込みチャンネルＣＣＤ，非従来深さ
の一成分（ｎウェル）に対する図３に示された（ａ）Ａ
−Ａ’線に沿う断面図及び（ｂ）Ｂ−Ｂ’線に沿う断面
図である。
の一成分（ｎウェル）に対する図３に示された（ａ）Ａ
−Ａ’線に沿う断面図及び（ｂ）Ｂ−Ｂ’線に沿う断面
図である。
【図９】図８に示された２成分埋め込みチャンネルの不
純物プロフィールの概略図である。
純物プロフィールの概略図である。
【図１０】図８に示された２成分埋め込みチャンネルＣ
ＣＤ構造におけるｎウェル接続深さの関数としての図３
のＡ−Ａ’線に沿う蓄積領域における平均フリンジング
電界の概略図である。
ＣＤ構造におけるｎウェル接続深さの関数としての図３
のＡ−Ａ’線に沿う蓄積領域における平均フリンジング
電界の概略図である。
２ 赤外線イメージング装置 １０ イメージセンサアレイ ２０ 光学装置 ３０ カメラ ４０ 開口 ５０ 電子装置 ６０ 映像モニタ １００ 赤外線検出要素 １１０ 垂直移送レジスタ １２０ 移送ゲート要素 １３０ 水平移送レジスタ １４０，１５０ 相互接続金属ゲート １６０ 出力ポート １７０，１８０ 導通ゲート（導通電極層） １９４ 補償された（又は障壁）領域 １９５ 補償されない（又は蓄積）領域 １９６ 矩形部 １９７ 延長された領域 ２００ 半導体基板 ２１０ 埋め込みチャンネル ２２０ 補償注入領域 ２３０ 誘電層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウィリアム フレドリック デジャルダン アメリカ合衆国 ニューヨーク 14612、 ロチェスター、ブリットン ロード 103 (72)発明者 ジェームス フィリップ ラヴィン アメリカ合衆国 ニューヨーク 14618、 ロチェスター、リンウッド ドライヴ 76 (72)発明者 ブルース カーティス バーキー アメリカ合衆国 ニューヨーク 14626、 ロチェスター、バークシャー ドライヴ 37
Claims (1)
- 【請求項１】 ａ）一導電型の半導体材料の基板と； ｂ）基板に形成され、基板のものに対向する導電型の第
１の埋め込みチャンネルと； ｃ）基板のものと対向する導電型であって第１の埋め込
みチャンネルと同じ基板の領域に形成され第１の埋め込
みチャンネルよりも大きい基板に対する侵入深さを有す
る第２の埋め込みチャンネルと； ｄ）埋め込みチャンネルの間に形成され電荷の個々のパ
ケットを収容する手段を提供し狭チャンネル効果を誘導
するような形状とされ補償されない埋め込みチャンネル
領域における電荷移送の方向にフリンジング電界を生成
するための補償された領域と； ｅ）素子内の隣り合った補償された領域及び補償されな
い領域の各対に関連する電極ゲートと； ｆ）電極をクロックし素子に亘って移送される一連の電
荷パケットを発生させる手段とよりなる電荷結合素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US98806892A | 1992-12-09 | 1992-12-09 | |
| US988068 | 1992-12-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06216163A true JPH06216163A (ja) | 1994-08-05 |
Family
ID=25533821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5295759A Pending JPH06216163A (ja) | 1992-12-09 | 1993-11-25 | 電荷結合素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5448089A (ja) |
| EP (1) | EP0601568A1 (ja) |
| JP (1) | JPH06216163A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013175610A (ja) * | 2012-02-27 | 2013-09-05 | Toshiba Corp | 固体撮像素子 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8878256B2 (en) | 2013-01-07 | 2014-11-04 | Semiconductor Components Industries, Llc | Image sensors with multiple output structures |
| US8878255B2 (en) | 2013-01-07 | 2014-11-04 | Semiconductor Components Industries, Llc | Image sensors with multiple output structures |
| CN114299016B (zh) * | 2021-12-28 | 2023-01-10 | 合肥的卢深视科技有限公司 | 深度图检测装置、方法、系统及存储介质 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3902066A (en) * | 1974-03-18 | 1975-08-26 | Us Air Force | Schottky barrier infrared detector arrays with charge coupled device readout |
| US4667213A (en) * | 1984-09-24 | 1987-05-19 | Rca Corporation | Charge-coupled device channel structure |
| JPH0644578B2 (ja) * | 1984-12-21 | 1994-06-08 | 三菱電機株式会社 | 電荷転送素子 |
| US4613402A (en) * | 1985-07-01 | 1986-09-23 | Eastman Kodak Company | Method of making edge-aligned implants and electrodes therefor |
| DE3677658D1 (de) * | 1985-07-29 | 1991-04-04 | Mitsubishi Electric Corp | Optische kopfvorrichtung. |
| US4821081A (en) * | 1985-08-27 | 1989-04-11 | Texas Instruments Incorporated | Large pitch CCD with high charge transfer efficiency |
| JPS6262553A (ja) * | 1985-09-12 | 1987-03-19 | Toshiba Corp | 固体撮像装置 |
| US4910569A (en) * | 1988-08-29 | 1990-03-20 | Eastman Kodak Company | Charge-coupled device having improved transfer efficiency |
| JP2509740B2 (ja) * | 1989-07-07 | 1996-06-26 | 株式会社東芝 | 電荷転送装置 |
| US5189498A (en) * | 1989-11-06 | 1993-02-23 | Mitsubishi Denki Kabushiki Kaisha | Charge coupled device |
| US5151380A (en) * | 1991-08-19 | 1992-09-29 | Texas Instruments Incorporated | Method of making top buss virtual phase frame interline transfer CCD image sensor |
| JP3052560B2 (ja) * | 1992-04-15 | 2000-06-12 | 日本電気株式会社 | 電荷転送撮像装置およびその製造方法 |
-
1993
- 1993-11-25 JP JP5295759A patent/JPH06216163A/ja active Pending
- 1993-12-08 EP EP93119809A patent/EP0601568A1/en not_active Withdrawn
-
1994
- 1994-03-29 US US08/219,758 patent/US5448089A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013175610A (ja) * | 2012-02-27 | 2013-09-05 | Toshiba Corp | 固体撮像素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0601568A1 (en) | 1994-06-15 |
| US5448089A (en) | 1995-09-05 |
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