CN112383303B - 一种动态逻辑结构的鉴频鉴相器 - Google Patents

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Abstract

本发明涉及一种动态逻辑结构的鉴频鉴相器，属于无线通信领域；包括逻辑控制电路、鉴频鉴相电路、锁存电路和复位电路；逻辑控制电路包括第一非门、D触发器、第一与门、第二与门和第二非门；鉴频鉴相电路包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5和第六MOS管M6；锁存电路包括第一反相器、第三非门、第四非门、第二反相器、第五非门和第六非门；复位电路包括第三与门和第七非门；本发明减小了关键路径延迟时间，减小电路晶体管使用数量，提高了噪声性能。

Description

一种动态逻辑结构的鉴频鉴相器
技术领域
本发明属于无线通信领域，涉及一种动态逻辑结构的鉴频鉴相器。
背景技术
鉴频鉴相器是一种能将两种输入信号的相位进行比较并输出频率误差和相位误差信息的电路，是锁相环中的关键模块。一般应用于卫星通信、雷达通信等领域中各类无线收发机的锁相环中。随着社会的发展，信息交换量与日俱增，无线通信技术快速发展对无线收发机的锁相环中性能要求越来越高，鉴频鉴相器作为锁相环中的关键模块，对整个锁相环电路的性能影响很大。因此要进一步减小延迟时间及死区效应等非理想因素。
现有鉴频鉴相器鉴相频率低，关键路径延迟时间长，易造成死区效应且噪声性能差，如何减小关键路径延迟时间，减小死区效应是当前鉴频鉴相器的设计难点和重点。
发明内容
本发明解决的技术问题是：克服现有技术的不足，提出一种动态逻辑结构的鉴频鉴相器，减小了关键路径延迟时间，减小电路晶体管使用数量，提高了噪声性能。
本发明解决技术的方案是：
一种动态逻辑结构的鉴频鉴相器，包括逻辑控制电路、鉴频鉴相电路、锁存电路和复位电路；
其中，逻辑控制电路包括第一非门、D触发器、第一与门、第二与门和第二非门；鉴频鉴相电路包括第一MOS管M1、第二MOS管M2、第三MOS 管M3、第四MOS管M4、第五MOS管M5和第六MOS管M6；锁存电路包括第一反相器、第三非门、第四非门、第二反相器、第五非门和第六非门；复位电路包括第三与门和第七非门；
其中，第一非门的输入端与外部振荡器连接；第一非门的输出端与第一与门的输入端连接；D触发器的输入端分别与外部振荡器和外部参考器连接；D 触发器的输出端与第一与门的输入端连接；第二非门的输入端与外部振荡器连接；第二非门的输出端与第二与门的输入端连接；第二与门的输入端分别与第二非门的输出端、外部参考器、第一与门的输入端连接；第二与门的输出端与第五MOS管M5的栅极连接；第一与门的输入端分别与第一非门的输出端、D 触发器的输出端、第二与门的输入端连接；第一与门的输出端与第三MOS管M3的栅极连接；
第一MOS管M1的源极与外部电源连接；第一MOS管M1的栅极分别与第二MOS管M2的栅极、第七非门的输出端、第四MOS管M4的栅极连接；第一MOS管M1的漏极分别与第二MOS管M2的漏极、第一反相器的输入端、第三非门的输出端连接；第二MOS管M2的漏极与第一MOS管M1的漏极连接；第二MOS管M2的栅极分别与第一MOS管M1的栅极、第七非门的输出端、第四MOS管M4的栅极连接；第二MOS管M2的源极与第三MOS管 M3的漏极连接；第三MOS管M3的漏极与第二MOS管M2的源极连接；第三MOS管M3的栅极与第一与门的输出端连接；第三MOS管M3的源极接地；第四MOS管M4的源极与外部电源连接；第四MOS管M4的栅极分别与第一 MOS管M1的栅极、第二MOS管M2的栅极、第七非门的输出端连接；第四 MOS管M4的漏极分别与第五MOS管M5的漏极、第五非门的输出端、第二反相器的输入端连接；第五MOS管M5的漏极分别与第四MOS管M4的漏极、第五非门的输出端连接；第五MOS管M5的栅极与外部振荡器连接；第五MOS 管M5的源极接地；
第一反相器的输入端分别与第三非门的输出端、第一MOS管M1的漏极、第二MOS管M2的漏极连接；第一反相器的正输出端与第四非门的输入端连接；第四非门的输入端与第一反相器的正输出端连接；第四非门的输出端分别与第三与门的输入端、外部电荷泵连接；第一反相器的负输出端与第三非门的输入端连接；第三非门的输出端分别与第一反相器的输入端、第一MOS管M1 的漏极、第二MOS管M2的漏极连接；第二反相器的输入端分别与第四MOS 管M4的漏极、第五MOS管M5的漏极、第五非门的输出端连接；第二反相器的正输出端与第六非门的输入端连接；第六非门的输出端分别与第三与门的输入端、外部电荷泵连接；第二反相器的负输出端与第五非门的输入端连接；第五非门的输出端分别与第二反相器的输入端、第四MOS管M4的漏极、第五 MOS管M5的漏极连接；
第三与门的输入端分别与第四非门的输出端、第六非门的输出端连接；第三与门的输出端分别与第七非门的输入端、第一与门的输入端、第二与门的输入端连接。
在上述的一种动态逻辑结构的鉴频鉴相器，所述第一MOS管M1和第四 MOS管M4的单指栅宽为29.8μm，单胞有2指栅条，总栅宽为59.6μm；
第二MOS管M2和第五MOS管M5的单指栅宽29.8μm，单胞有1指栅条，总栅宽为29.8μm；
第三MOS管M3和第六MOS管M6的单指栅宽29.8μm，单胞有2指栅条，总栅宽为59.6μm。
在上述的一种动态逻辑结构的鉴频鉴相器，所述D触发器实现外部参考器传来的分频使能信号DIV_ENP进行占空比调整。
在上述的一种动态逻辑结构的鉴频鉴相器，所述第一非门和和第二非门实现提高鉴相范围。
本发明与现有技术相比的有益效果是：
(1)本发明的鉴频鉴相器结构简单，与传统电路相比晶体管数量减小了一半，节省了芯片面积，降低了成本；
(2)本发明采用数字逻辑控制结构增大鉴频鉴相器鉴相范围，使鉴频鉴相器可在-2π到2π无盲区鉴相；
(3)本发明采用两个反相器组成的反馈回路以补偿信号的衰减，维持信号的幅度，保证M1的漏极信号电压幅度为0-VDD；
(4)本发明可以通过采用更少的晶体管，减小关键路径延时，获得更低的噪声，保证了电路的稳定。
附图说明
图1为本发明鉴相器电路示意图。
具体实施方式
下面结合实施例对本发明作进一步阐述。
本发明提出一种动态逻辑结构的鉴频鉴相器，提出动态逻辑结构的鉴频鉴相器，减小了关键路径延迟时间，减小电路晶体管使用数量，提高了噪声性能。
动态逻辑结构的鉴频鉴相器，如图1所示，具体包括逻辑控制电路100、鉴频鉴相电路200、锁存电路300和复位电路400；
其中，逻辑控制电路100包括第一非门1001、D触发器1002、第一与门 1003、第二与门1004和第二非门1005；鉴频鉴相电路200包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管 M5和第六MOS管M6；锁存电路300包括第一反相器3001、第三非门3002、第四非门3003、第二反相器3004、第五非门3005和第六非门3006；复位电路400包括第三与门4001和第七非门4002；
其中，第一非门1001的输入端与外部振荡器连接；第一非门1001的输出端与第一与门1003的输入端连接；D触发器1002的输入端分别与外部振荡器和外部参考器连接；D触发器1002的输出端与第一与门1003的输入端连接；第二非门1005的输入端与外部振荡器连接；第二非门1005的输出端与第二与门1004的输入端连接；第二与门1004的输入端分别与第二非门1005的输出端、外部参考器、第一与门1003的输入端连接；第二与门1004的输出端与第五MOS管M5的栅极连接；第一与门1003的输入端分别与第一非门1001的输出端、D触发器1002的输出端、第二与门1004的输入端连接；第一与门1003的输出端与第三MOS管M3的栅极连接；
第一MOS管M1的源极与外部电源连接；第一MOS管M1的栅极分别与第二MOS管M2的栅极、第七非门4002的输出端、第四MOS管M4的栅极连接；第一MOS管M1的漏极分别与第二MOS管M2的漏极、第一反相器 3001的输入端、第三非门3002的输出端连接；第二MOS管M2的漏极与第一MOS管M1的漏极连接；第二MOS管M2的栅极分别与第一MOS管M1 的栅极、第七非门4002的输出端、第四MOS管M4的栅极连接；第二MOS 管M2的源极与第三MOS管M3的漏极连接；第三MOS管M3的漏极与第二 MOS管M2的源极连接；第三MOS管M3的栅极与第一与门1003的输出端连接；第三MOS管M3的源极接地；第四MOS管M4的源极与外部电源连接；第四MOS管M4的栅极分别与第一MOS管M1的栅极、第二MOS管M2的栅极、第七非门4002的输出端连接；第四MOS管M4的漏极分别与第五MOS 管M5的漏极、第五非门3005的输出端、第二反相器3004的输入端连接；第五MOS管M5的漏极分别与第四MOS管M4的漏极、第五非门3005的输出端连接；第五MOS管M5的栅极与外部振荡器连接；第五MOS管M5的源极接地；
第一反相器3001的输入端分别与第三非门3002的输出端、第一MOS管 M1的漏极、第二MOS管M2的漏极连接；第一反相器3001的正输出端与第四非门3003的输入端连接；第四非门3003的输入端与第一反相器3001的正输出端连接；第四非门3003的输出端分别与第三与门4001的输入端、外部电荷泵连接；第一反相器3001的负输出端与第三非门3002的输入端连接；第三非门3002的输出端分别与第一反相器3001的输入端、第一MOS管M1的漏极、第二MOS管M2的漏极连接；第二反相器3004的输入端分别与第四MOS 管M4的漏极、第五MOS管M5的漏极、第五非门3005的输出端连接；第二反相器3004的正输出端与第六非门3006的输入端连接；第六非门3006的输出端分别与第三与门4001的输入端、外部电荷泵连接；第二反相器3004的负输出端与第五非门3005的输入端连接；第五非门3005的输出端分别与第二反相器3004的输入端、第四MOS管M4的漏极、第五MOS管M5的漏极连接；
第三与门4001的输入端分别与第四非门3003的输出端、第六非门3006 的输出端连接；第三与门4001的输出端分别与第七非门4002的输入端、第一与门1003的输入端、第二与门1004的输入端连接。
第一MOS管M1和第四MOS管M4的单指栅宽为29.8μm，单胞有2指栅条，总栅宽为59.6μm；第二MOS管M2和第五MOS管M5的单指栅宽 29.8μm，单胞有1指栅条，总栅宽为29.8μm；第三MOS管M3和第六MOS 管M6的单指栅宽29.8μm，单胞有2指栅条，总栅宽为59.6μm。
D触发器1002实现外部参考器传来的分频使能信号DIV_ENP进行占空比调整。第一非门1001和和第二非门1005实现提高鉴相范围。
逻辑控制电路100的工作原理为：分频信号DIV_CLK与分频使能信号 DIV_ENP通过D触发器1002进行占空比调整，D触发器1002与分频信号 DIV_CLK的反相信号以及复位电路400中与门4001的输出进行与运算，输出信号控制M3的栅极；参考使能信号REF_ENP与分频信号REF_CLK的反相信号以及复位电路400中与门4001的输出进行与运算，输出信号控制M6的栅极。
鉴频鉴相电路200的工作原理为：M1的栅极信号为低电平时，M1正常工作，漏极处为高电平，此时M2和M3管子的工作状态决定A点处的电平，只有当M2和M3都导通时，A点处电平放电变成低电平；M1的栅极信号为高电平时，电路复位。
锁存电路300的工作原理为：A点处信号经过两个反相器组成的反馈回路补偿信号的衰减，维持信号的幅度，保证M1的漏极信号电压幅度为0-VDD。
复位电路400的工作原理为：复位电路的两个输入信号都为1时，电路复位。
同时，本发明电路在测试温度分别为-55℃、25℃和85℃时，均可正常工作，准确进行鉴频鉴相。
本发明的鉴频鉴相器结构简单，与传统电路相比晶体管数量减小了一半，节省了芯片面积，降低了成本；本发明采用数字逻辑控制结构增大鉴频鉴相器鉴相范围，使鉴频鉴相器可在-2π到2π无盲区鉴相；本发明采用两个反相器组成的反馈回路以补偿信号的衰减，维持信号的幅度，保证M1的漏极信号电压幅度为0-VDD；本发明可以通过采用更少的晶体管，减小关键路径延时，获得更低的噪声，保证了电路的稳定。
本发明的鉴频鉴相器结构简单，与传统电路相比晶体管数量减小了一半，节省了芯片面积，降低了成本。采用数字逻辑控制结构增大鉴频鉴相器鉴相范围，使鉴频鉴相器可在-2π到2π无盲区鉴相。采用两个反相器组成的反馈回路以补偿信号的衰减，维持信号的幅度，保证M1的漏极信号电压幅度为 0-VDD。可以通过采用更少的晶体管，减小关键路径延时，获得更低的噪声，保证了电路的稳定。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (4)

1.一种动态逻辑结构的鉴频鉴相器，其特征在于：包括逻辑控制电路(100)、鉴频鉴相电路(200)、锁存电路(300)和复位电路(400)；
其中，逻辑控制电路(100)包括第一非门(1001)、D触发器(1002)、第一与门(1003)、第二与门(1004)和第二非门(1005)；鉴频鉴相电路(200)包括第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5和第六MOS管M6；锁存电路(300)包括第一反相器(3001)、第三非门(3002)、第四非门(3003)、第二反相器(3004)、第五非门(3005)和第六非门(3006)；复位电路(400)包括第三与门(4001)和第七非门(4002)；
其中，第一非门(1001)的输入端与外部振荡器连接；第一非门(1001)的输出端与第一与门(1003)的输入端连接；D触发器(1002)的输入端分别与外部振荡器和外部参考器连接；D触发器(1002)的输出端与第一与门(1003)的输入端连接；第二非门(1005)的输入端与外部振荡器连接；第二非门(1005)的输出端与第二与门(1004)的输入端连接；第二与门(1004)的输入端分别与第二非门(1005)的输出端、外部参考器、第一与门(1003)的输入端连接；
第二与门(1004)的输出端与第六MOS管M6的栅极连接；第一与门(1003)的输入端分别与第一非门(1001)的输出端、D触发器(1002)的输出端、第二与门(1004)的输入端连接；第一与门(1003)的输出端与第三MOS管M3的栅极连接；
第一MOS管M1的源极与外部电源连接；第一MOS管M1的栅极分别与第二MOS管M2的栅极、第七非门(4002)的输出端、第四MOS管M4的栅极连接；第一MOS管M1的漏极分别与第二MOS管M2的漏极、第一反相器(3001)的输入端、第三非门(3002)的输出端连接；第二MOS管M2的漏极与第一MOS管M1的漏极连接；第二MOS管M2的栅极分别与第一MOS管M1的栅极、第七非门(4002)的输出端、第四MOS管M4的栅极连接；第二MOS管M2的源极与第三MOS管M3的漏极连接；第三MOS管M3的漏极与第二MOS管M2的源极连接；第三MOS管M3的栅极与第一与门(1003)的输出端连接；第三MOS管M3的源极接地；第四MOS管M4的源极与外部电源连接；第四MOS管M4的栅极分别与第一MOS管M1的栅极、第二MOS管M2的栅极、第七非门(4002)的输出端连接；第四MOS管M4的漏极分别与第五MOS管M5的漏极、第五非门(3005)的输出端、第二反相器(3004)的输入端连接；第五MOS管M5的漏极分别与第四MOS管M4的漏极、第五非门(3005)的输出端连接；第五MOS管M5的栅极与外部振荡器连接；第六MOS管M6的源极接地；
第一反相器(3001)的输入端分别与第三非门(3002)的输出端、第一MOS管M1的漏极、第二MOS管M2的漏极连接；第一反相器(3001)的正输出端与第四非门(3003)的输入端连接；第四非门(3003)的输入端与第一反相器(3001)的正输出端连接；第四非门(3003)的输出端分别与第三与门(4001)的输入端、外部电荷泵连接；第一反相器(3001)的负输出端与第三非门(3002)的输入端连接；第三非门(3002)的输出端分别与第一反相器(3001)的输入端、第一MOS管M1的漏极、第二MOS管M2的漏极连接；
第二反相器(3004)的输入端分别与第四MOS管M4的漏极、第五MOS管M5的漏极、第五非门(3005)的输出端连接；第二反相器(3004)的正输出端与第六非门(3006)的输入端连接；第六非门(3006)的输出端分别与第三与门(4001)的输入端、外部电荷泵连接；第二反相器(3004)的负输出端与第五非门(3005)的输入端连接；第五非门(3005)的输出端分别与第二反相器(3004)的输入端、第四MOS管M4的漏极、第五MOS管M5的漏极连接；
第三与门(4001)的输入端分别与第四非门(3003)的输出端、第六非门(3006)的输出端连接；第三与门(4001)的输出端分别与第七非门(4002)的输入端、第一与门(1003)的输入端、第二与门(1004)的输入端连接。
2.根据权利要求1所述的一种动态逻辑结构的鉴频鉴相器，其特征在于：所述第一MOS管M1和第四MOS管M4的单指栅宽为29.8μm，单胞有2指栅条，总栅宽为59.6μm；
第二MOS管M2和第五MOS管M5的单指栅宽29.8μm，单胞有1指栅条，总栅宽为29.8μm；
第三MOS管M3和第六MOS管M6的的单指栅宽29.8μm，单胞有2指栅条，总栅宽为59.6μm。
3.根据权利要求2所述的一种动态逻辑结构的鉴频鉴相器，其特征在于：所述D触发器(1002)实现外部参考器传来的分频使能信号DIV_ENP进行占空比调整。
4.根据权利要求3所述的一种动态逻辑结构的鉴频鉴相器，其特征在于：所述第一非门(1001)和和第二非门(1005)实现提高鉴相范围。
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