CN101826868A - 含无死区鉴频器的电荷泵型锁相环电路 - Google Patents
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Abstract
一种含无死区鉴频器的电荷泵型锁相环电路，包括鉴相鉴频器(301)和电荷泵(302)，还包括复位电路(303)，所述鉴相鉴频器(301)用于接收电荷泵型锁相环的参考信号和反馈信号，并基于所述的参考信号和反馈信号分别产生UP、UPB、DN和DNB信号；所述电荷泵(302)接收UP、UPB、DN和DNB信号，产生指示参考信号与时钟信号之间相位差的电流输出信号，即电荷泵型锁相环下一级电路所需的信号；所述复位电路(303)接受接收UP、UPB、DN和DNB信号，并最终产生鉴相鉴频器(301)复位所需要复位信号，该复位信号输入鉴相鉴频器(301)时能使鉴相鉴频器(301)复位。使用本发明技术方案，电路复位延迟时间小、无死区。
Description
技术领域 本发明涉及频率或相位的自动控制和同步，特别是涉及构成锁相环的各功能单元，尤其涉及用于电荷泵型锁相环电路的含无死区鉴频器和电荷泵电路。背景技术电荷泵型锁相环(Phase Locked Loop)作为锁相环的最重要结构已广泛应用于数字通信系统、无线通信系统、数字电路系统和磁盘驱动系统等领域。电荷泵型锁相环结构如图3所示，是一个由鉴相鉴频器101、电荷泵102、环路滤波器103、压控振荡器104和分频器105组成的反馈系统。所述电荷泵型锁相环采用外置晶振提供参考信号，片上压控振荡器104产生输出信号，分频器105实现将压控振荡器104的输出信号进行N分频，鉴相鉴频器101将输入参考信号和分频器105的输出信号(即反馈信号)进行相位比较，其输出通过电荷泵102并经环路滤波器103滤波后调节压控振荡器104的振荡频率Fvco，使其最终锁定在N×Fref上，其中N为分频器105的分频数，Fref为参考信号频率。
鉴相鉴频器和电荷泵作为电荷泵型锁相环的关键组成部分，其存在的最大问题是当参考信号和反馈信号的相位差很小时，鉴相鉴频器产生的UP和DN信号脉冲太窄而没有足够的时间来打开电荷泵开关，使得电荷泵没有电流输出，环路开环增益降为零，从而导致锁相环输出相位无法锁定、延长环路锁定时间或者导致锁相环锁定时的相位噪声性能交坏。通常这个不能鉴别的相位差区域称为死区。
为解决上述问题，研究者提出了多种消除死区的方法，Michael Henderson Perrott在文献“Techniques for High Data Rate Modulation and Low Power Operation ofFractional-N Frequency Synthesizer”中提出其中一种解决方法，对参考信号和反馈信号分别进行二分频，之后再用异或门进行鉴相消除死区，但是这种方法导致在二分之一的参考频率频偏处存在较大杂散分量，所要求环路滤波器的带宽更窄，最终影响到锁相环的稳定时间和相位噪声性能。
另一种常用的方法是，在鉴相鉴频器的复位路径上加入延迟单元(延迟时间为δ)，如图4所示，这使得在环路锁定时UP和DN信号的脉冲足够宽以开启电荷泵开关。因此，当相位差变化一个极小的量时，电荷泵总能产生成比例变化的净输出电流，死区得以消除。但是，此方法也带来了诸多问题：①Mehmet Soyuer等人在文献“Frequency Limitations of a Conventional Phase-Frequency Detector”提出，为了保证鉴相鉴频器的工作速度，复位延迟时间需满足δ＜1/(2×fPFD，max)，其中fPFD，max是鉴相鉴频器的最大工作速度。在一些应用中，比如以太网通信，鉴相频率为几百MHz或更高，所以复位延迟时间的选取存在着一定的约束；②复位延迟的存在使得环路在锁定时充放电电流仍能同时导通，由于充放电电流间的失配会造成同时导通期间电荷泵输出的净电流不为零。根据John Rogers等人在文献【Integrated Circuit Design for High-Speed FrequencySynthesis】中所提，参考杂散其中ICP、ΔI分别为电荷泵充放电电流和失配电流，KVCO为压控振荡器增益，C2为环路滤波器电容。因此，为了减小参考杂散，复位延迟时间δ应尽量小。③复位延迟单元在不同的电源电压、温度和工艺条件下，其延迟时间变化较大。
鉴于以上背景，为了消除电荷泵型锁相环的死区问题，本发明提出一种无死区的鉴相鉴频器及电荷泵电路，其复位信号根据复位电路中的比较器是否检测到电荷泵中充放电电流都导通而产生，形成复位延迟的闭环控制，克服了上述电源电压、工艺和温度变化的影响。其复位时间能够取得足够小，提高了鉴相鉴频器的工作速度和锁相环的杂散性能。
现有技术存在以下不足：
1、采用分频的方法导致在二分之一的参考频率频偏处存在较大杂散分量，所要求环路滤波器的带宽更窄，最终影响到锁相环的稳定时间和相位噪声性能；
2、在鉴相鉴频器的复位路径上加入延迟单元的方法，由于复位延迟的存在使得环路在锁定时充放电电流仍能同时导通，由于充放电电流间的失配会造成同时导通期间电荷泵输出的净电流不为零；复位延迟单元在不同的电源电压、温度和工艺条件下，其延迟时间变化较大。
发明内容 本发明要解决的技术问题在于避免上述现有技术的不足之处而提出一种含无死区鉴频器的电荷泵型锁相环电路。
本发明解决所述技术问题可以通过采用以下技术方案来实现：提出一种含无死区鉴频器的电荷泵型锁相环电路，包括所述锁相环电路整体，其中有鉴相鉴频器和电荷泵，还包括复位电路；所述鉴相鉴频器接收所述电荷泵型锁相环电路的参考信号和反馈信号，并基于该参考信号和反馈信号分别产生UP、UPB上行信号和DN和DNB下行信号；其中UP和UPB、DN和DNB分别互为反相信号，UP信号为指示参考信号领先于反馈信号的上行信号，DN信号为指示参考信号落后于反馈信号的下行信号；所述电荷泵接收UP、UPB、DN和DNB信号，产生指示参考信号与时钟信号之间相位差的电流输出信号，即电荷泵型锁相环下一级电路所需的信号；所述复位电路接收UP、UPB、DN和DNB信号，经其内的比较器比较后产生鉴相鉴频器复位所需信号，该复位信号输入鉴相鉴频器能使所述鉴相鉴频器复位，即对UP和DN信号复位，对UPB和DNB置位。
所述鉴相鉴频器为三态鉴相鉴频器结构，包括第一D触发器和第二D触发器；所述第一D触发器用于接收参考信号、产生互为反相的UP和UPB信号以及接收复位信号以便对UP和UPB信号进行重置；所述第二D触发器用于接收反馈信号、产生互为反相的DN和DNB信号以及接收复位信号对DN和DNB信号进行重置。
所述第一D触发器和第二D触发器为边沿触发的、带复位的D触发器。
所述鉴相鉴频器的第一D触发器和第二D触发器的D输入端连接逻辑高电平；第一D触发器的时钟输入端接参考信号，输出端产生互为反相的信号UP和UPB；第二D触发器的时钟输入端接反馈信号，输出端分别产生互为反相的信号DN和DNB。
所述电荷泵采用电荷均衡型结构，包括单位增益放大器、电流源、PMOS电流镜和NMOS电流镜、开关S1至S4、晶体管MN1至MN4和MP1至MP3；所述充电电流源MP2用于为电荷泵提供充电电流；所述放电电流源MN3用于为电荷泵提供放电电流；开关S1和开关S4串联耦合形成电流支路，开关S2和S3串联耦合形成另一电流支路；所述开关S1和S2为PMOS管；所述开关S3和S4为NMOS管；所述晶体管MN1至MN4为N型MOS晶体管，构成电流镜结构，对电流源的电流形成镜像，其中MN3和MN4分别产生电荷泵和复位电路的放电电流Idn；所述晶体管MP1至MP3为P型MOS晶体管，构成电流镜结构，对电流源的电流形成镜像，其中MP2和MP3分别产生电荷泵和复位电路的充电电流Iup；单位增益放大器用于使其输入端和输出端的电压一致，避免电荷共享等非理想因素对电荷泵性能的影响；P型MOS晶体管MP4和N型MOS晶体管MN5作为哑单元，使得充电电流Iup的大小和放电电流Idn的大小相一致，提高电荷泵性能。
开关S1、开关S2分别接收UP和UPB信号，当参考信号领先反馈信号时，UP为逻辑高电平、UPB为逻辑低电平，电荷泵对环路进行充电；开关S3、开关S4分别接收DN和DNB信号，当参考信号落后于反馈信号时，DN为逻辑高电平、DNB为逻辑低电平，电荷泵对环路进行放电。
所述复位电路包括比较器、开关S5至开关S8；开关S5和开关S8串联耦合形成电流支路，开关S6和S7串联耦合形成另一电流支路；所述开关S5与开关S8的连接节点为n1，其同时也是比较器的反相输入端连接节点；所述开关S6与开关S7的连接节点为n2；其同时也是比较器(3031)的同相输入端连接节点；所述比较器的输出信号为复位信号。
开关S5、开关S6分别接收UP和UPB信号；开关S7、开关S8分别接收DN和DNB信号。
所述开关S5和开关S6为PMOS管，且与开关S1和开关S2的规格相同；所述开关S7和S8为NMOS管，且与开关S3和开关S4的规格相同；所述S5和开关S6对电流源的电流形成镜像产生充电电流Iup与开关S1和开关S2对电流源的电流形成镜像产生充电电流Iup大小一致；所述S7和开关S8对电流源的电流形成镜像产生放电电流Idn与开关S3和开关S4对电流源的电流形成镜像产生放电电流Idn大小一致。
所述复位信号为逻辑高时，鉴相鉴频器重置UP、UPB、DN和DNB信号，即使UP和DN信号均为逻辑高，且指示其逻辑高电平的维持时间足以使电荷泵开关开启；所述复位电路在仅节点n1为逻辑低电平、节点n2为逻辑高电平的时候，比较器才输出复位信号的逻辑高电平；UP信号由逻辑低变为逻辑高电平(即UPB信号由逻辑高变为逻辑低电平)指示参考信号由逻辑低变为逻辑高，DN信号由逻辑低变为逻辑高电平(即DNB信号由逻辑高变为逻辑低电平)指示反馈信号由逻辑低变为逻辑高。
同现有技术相比较，本发明所述技术方案的有益效果在于：
1、本发明电荷泵型锁相环电路没有复位延迟单元，复位信号根据复位电路中的比较器反相和同相输入端是否同时检测到电荷泵中充放电电流源上的电压降而产生，形成复位延迟时间的闭环控制，在各种电源电压、温度和工艺变化条件下，其复位延迟时间能够足够小、且保证在环路锁定条件下电荷泵开关总能开启，可实现鉴相鉴频器的高速工作和锁相环良好的杂散性能；
2、本发明用于电荷泵型锁相环电路复位延迟时间小、无死区。
附图说明
图1为本发明电荷泵型锁相环优选实施例的原理电路图；
图2为所述优选实施例的电路的时序图；
图3为现有技术电荷泵型锁相环电路结构框图；
图4为现有技术带延迟单元的鉴相鉴频器及电荷泵原理电路图；
图5(a)为现有技术鉴相鉴频器及电荷泵结构的时域仿真波形图；
图5(b)为本发明优选实施例的时域仿真波形图。
具体实施方式 以下结合各附图所示之优选实施例作进一步详述。
本发明之一种含无死区鉴频器的电荷泵型锁相环电路，如图1所示，包括所述锁相环电路整体，其中有鉴相鉴频器301和电荷泵302，还包括复位电路303；所述鉴相鉴频器301接收所述电荷泵型锁相环电路的参考信号和反馈信号，并基于该参考信号和反馈信号分别产生UP、UPB上行信号和DN和DNB下行信号；其中UP和UPB、DN和DNB分别互为反相信号，UP信号为指示参考信号领先于反馈信号的上行信号，DN信号为指示参考信号落后于反馈信号的下行信号；所述电荷泵302接收UP、UPB、DN和DNB信号，产生指示参考信号与时钟信号之间相位差的电流输出信号，即电荷泵型锁相环下一级电路所需的信号；所述复位电路303接收UP、UPB、DN和DNB信号，经其内的比较器3031比较后产生鉴相鉴频器301复位所需信号，该复位信号输入鉴相鉴频器301能使所述鉴相鉴频器301复位，即对UP和DN信号复位，对UPB和DNB置位。
其中UP信号为指示参考信号领先于反馈信号的上行信号，UPB信号是UP信号的反相信号，DN信号为指示参考信号落后于反馈信号的下行信号，DNB信号是DN信号的反相信号。
如图1所示，所述鉴相鉴频器301为三态鉴相鉴频器结构，包括第一D触发器3011和第二D触发器3012；所述第一D触发器3011用于接收参考信号、产生互为反相的UP和UPB信号以及接收复位信号以便对UP和UPB信号进行重置；所述第二D触发器3012用于接收反馈信号、产生互为反相的DN和DNB信号以及接收复位信号对DN和DNB信号进行重置。
所述第一D触发器3011和第二D触发器3012为边沿触发的、带复位的D触发器。
所述鉴相鉴频器301的第一D触发器3011和第二D触发器3012的D输入端连接逻辑高电平；第一D触发器3011的时钟输入端接参考信号，输出端产生互为反相的信号UP和UPB；第二D触发器3012的时钟输入端接反馈信号，输出端分别产生互为反相的信号DN和DNB。
如图1所示，所述电荷泵302采用电荷均衡型结构，包括单位增益放大器3021、电流源3022、PMOS电流镜和NMOS电流镜、开关S1至S4、晶体管MN1至MN4和MP1MP3；所述充电电流源MP2用于为电荷泵302提供充电电流；所述放电电流源MN3用于为电荷泵302提供放电电流；开关S1和开关S4串联耦合形成电流支路，开关S2和S3串联耦合形成另一电流支路；所述开关S1和S2为PMOS管；所述开关S3和S4为NMOS管；所述晶体管MN1至MN4为N型MOS晶体管，构成电流镜结构，对电流源3022的电流形成镜像，其中MN3和MN4分别产生电荷泵302和复位电路303的放电电流Idn；所述晶体管MP1至MP3为P型MOS晶体管，构成电流镜结构，对电流源3022的电流形成镜像，其中MP2和MP3分别产生电荷泵302和复位电路303的充电电流Iup；单位增益放大器3021用于使其输入端和输出端的电压一致，避免电荷共享等非理想因素对电荷泵性能的影响；P型MOS晶体管MP4和N型MOS晶体管MN5作为哑单元，使得充电电流Iup的大小和放电电流Idn的大小相一致，提高电荷泵性能。
开关S1、开关S2分别接收UP和UPB信号，当参考信号领先反馈信号时，UP为逻辑高电平、UPB为逻辑低电平，电荷泵302对环路进行充电；开关S3、开关S4分别接收DN和DNB信号，当参考信号落后于反馈信号时，DN为逻辑高电平、DNB为逻辑低电平，电荷泵302对环路进行放电。
所述复位电路303包括比较器3031、开关S5至开关S8；开关S5和开关S8串联耦合形成电流支路，开关S6和S7串联耦合形成另一电流支路；所述开关S5与开关S8的连接节点为n1，其同时也是比较器3031的反相输入端连接节点；所述开关S6与开关S7的连接节点为n2；其同时也是比较器3031的同相输入端连接节点；所述比较器3031的输出信号为复位信号。
开关S5、开关S6分别接收UP和UPB信号；开关S7、开关S8分别接收DN和DNB信号。
所述开关S5和开关S6为PMOS管，且与开关S1和开关S2的规格相同；所述开关S7和S8为NMOS管，且与开关S3和开关S4的规格相同；所述S5和开关S6对电流源3022的电流形成镜像产生充电电流Iup与开关S1和开关S2对电流源3022的电流形成镜像产生充电电流Iup大小一致；所述S7和开关S8对电流源3022的电流形成镜像产生放电电流Idn与开关S3和开关S4对电流源3022的电流形成镜像产生放电电流Idn大小一致。
所述复位信号为逻辑高时，鉴相鉴频器301重置UP、UPB、DN和DNB信号，即使UP和DN信号均为逻辑高，且指示其逻辑高电平的维持时间足以使电荷泵开关开启；所述复位电路303在仅节点n1为逻辑低电平、节点n2为逻辑高电平的时候，比较器3031才输出复位信号的逻辑高电平；UP信号由逻辑低变为逻辑高电平(即UPB信号由逻辑高变为逻辑低电平)指示参考信号由逻辑低变为逻辑高，DN信号由逻辑低变为逻辑高电平(即DNB信号由逻辑高变为逻辑低电平)指示反馈信号由逻辑低变为逻辑高。
图2为本发明所述用于电荷泵型锁相环的电路的时序图。起初，UP信号和DN信号均为逻辑低，复位信号为逻辑低。当参考信号先于反馈信号时，在时间T1处，参考信号从逻辑低变为逻辑高，触发D触发器3011，使得UP信号为逻辑高。在时间T2处，反馈信号从逻辑低变为逻辑高，触发D触发器3012，使得DN信号为逻辑高。当UP信号和DN信号均为逻辑高(UPB和DNB均为逻辑低)、且经过开关开启时间Ton之后，复位电路的N1处为逻辑低，N2处为逻辑高，通过比较器使得复位信号由逻辑低变为逻辑高，D触发器3011和3012均被复位，UP和DN信号变回逻辑低，接着复位信号由逻辑高变为逻辑低；当反馈信号先于参考信号时，在时间T6处，反馈信号从逻辑低变为逻辑高，触发D触发器3012，使得DN信号为逻辑高。在时间T7处，参考信号从逻辑低变为逻辑高，触发D触发器3011，使得UP信号为逻辑高。当DN信号和UP信号均为逻辑高(DNB和UPB均为逻辑低)、且经过开关开启时间Ton之后，复位电路的N1处为逻辑低，N2处为逻辑高，通过比较器使得复位信号由逻辑低变为逻辑高，D触发器3011和3012均被复位，UP和DN信号变回逻辑低，接着复位信号由逻辑高变为逻辑低。当参考信号和反馈信号的上升沿同时到达时，在时间T10处，参考信号和反馈信号从逻辑低变为逻辑高，D触发器3011和3012同时被触发，UP和DN信号同时由逻辑低变为逻辑高(UPB和DNB由逻辑高变为逻辑低)，经过开关开启时间Ton之后，复位电路的N1处为逻辑低，N2处为逻辑高，通过比较器使得复位信号由逻辑低变为逻辑高，D触发器3011和3012均被复位，UP和DN信号变回逻辑低，接着复位信号由逻辑高变为逻辑低。
图5(a)和图5(b)分别给出了传统带复位延迟单元的鉴相鉴频器及电荷泵结构和本实施例结构在参考信号和反馈信号的上升沿同时到达时的时域仿真波形图。由图5(a)和图5(b)可知，本实施例电路结构的复位信号在UP信号(或DN信号)的上升沿之后便能迅速由逻辑低变为逻辑高，而不需要多余的时间裕度，减小了电荷泵中充放电电流同时导通的时间，因此提高了鉴相鉴频器的工作速度和锁相环路的杂散性能。由于复位控制属于闭环控制，可以保证锁相环路在不同的电源电压、温度和工艺条件下不存在死区。
上述为本发明的优选实现过程，本领域的技术人员在本发明的基础上进行的通常变化和替换包含在本发明的保护范围之内。
Claims (10)
1.一种含无死区鉴频器的电荷泵型锁相环电路，包括所述锁相环电路整体，其中有鉴相鉴频器(301)和电荷泵(302)，其特征在于：
还包括复位电路(303)；
所述鉴相鉴频器(301)接收所述电荷泵型锁相环电路的参考信号和反馈信号，并基于该参考信号和反馈信号分别产生UP、UPB上行信号和DN和DNB下行信号；其中UP和UPB、DN和DNB分别互为反相信号，UP信号为指示参考信号领先于反馈信号的上行信号，DN信号为指示参考信号落后于反馈信号的下行信号；
所述电荷泵(302)接收UP、UPB、DN和DNB信号，产生指示参考信号与时钟信号之间相位差的电流输出信号，即电荷泵型锁相环下一级电路所需的信号；
所述复位电路(303)接收UP、UPB、DN和DNB信号，经其内的比较器(3031)比较后产生鉴相鉴频器(301)复位所需信号，该复位信号输入鉴相鉴频器(301)能使所述鉴相鉴频器(301)复位，即对UP和DN信号复位，对UPB和DNB置位。
2.如权利要求1所述的含无死区鉴频器的电荷泵型锁相环电路，其特征在于：所述鉴相鉴频器(301)为三态鉴相鉴频器结构，包括第一D触发器(3011)和第二D触发器(3012)；所述第一D触发器(3011)用于接收参考信号、产生互为反相的UP和UPB信号以及接收复位信号以便对UP和UPB信号进行重置；
所述第二D触发器(3012)用于接收反馈信号、产生互为反相的DN和DNB信号以及接收复位信号对DN和DNB信号进行重置。
3.如权利要求2所述的含无死区鉴频器的电荷泵型锁相环电路，其特征在于：所述第一D触发器(3011)和第二D触发器(3012)为边沿触发的、带复位的D触发器。
4.如权利要求2所述的含无死区鉴频器的电荷泵型锁相环电路，其特征在于：所述鉴相鉴频器(301)的第一D触发器(3011)和第二D触发器(3012)的D输入端连接逻辑高电平；
第一D触发器(3011)的时钟输入端接参考信号，输出端产生互为反相的信号UP和UPB；
第二D触发器(3012)的时钟输入端接反馈信号，输出端分别产生互为反相的信号DN和DNB。
5.如权利要求1所述的含无死区鉴频器的电荷泵型锁相环电路，其特征在于：
所述电荷泵(302)采用电荷均衡型结构，包括单位增益放大器(3021)、电流源(3022)、PMOS电流镜和NMOS电流镜、开关S1至S4、晶体管MN1至MN4和MP1至MP3；
所述充电电流源MP2用于为电荷泵(302)提供充电电流；所述放电电流源MN3用于为电荷泵(302)提供放电电流；
开关S1和开关S4串联耦合形成电流支路，开关S2和S3串联耦合形成另一电流支路；所述开关S1和S2为PMOS管；所述开关S3和S4为NMOS管；
所述晶体管MN1至MN4为N型MOS晶体管，构成电流镜结构，对电流源(3022)的电流形成镜像，其中MN3和MN4分别产生电荷泵(302)和复位电路(303)的放电电流Idn；所述晶体管MP1至MP3为P型MOS晶体管，构成电流镜结构，对电流源(3022)的电流形成镜像，其中MP2和MP3分别产生电荷泵(302)和复位电路(303)的充电电流Iup；
单位增益放大器(3021)用于使其输入端和输出端的电压一致，避免电荷共享等非理想因素对电荷泵性能的影响；
P型MOS晶体管MP4和N型MOS晶体管MN5作为哑单元，使得充电电流Iup的大小和放电电流Idn的大小相一致，提高电荷泵性能。
6.如权利要求5所述的含无死区鉴频器的电荷泵型锁相环电路，其特征在于：
开关S1、开关S2分别接收UP和UPB信号，当参考信号领先反馈信号时，UP为逻辑高电平、UPB为逻辑低电平，电荷泵(302)对环路进行充电；
开关S3、开关S4分别接收DN和DNB信号，当参考信号落后于反馈信号时，DN为逻辑高电平、DNB为逻辑低电平，电荷泵(302)对环路进行放电。
7.如权利要求1所述的含无死区鉴频器的电荷泵型锁相环电路，其特征在于：所述复位电路(303)包括比较器(3031)、开关S5至开关S8；
开关S5和开关S8串联耦合形成电流支路，开关S6和S7串联耦合形成另一电流支路；
所述开关S5与开关S8的连接节点为n1，其同时也是比较器(3031)的反相输入端连接节点；所述开关S6与开关S7的连接节点为n2；其同时也是比较器(3031)的同相输入端连接节点；
所述比较器(3031)的输出信号为复位信号。
8.如权利要求7所述的含无死区鉴频器的电荷泵型锁相环电路，其特征在于：
开关S5、开关S6分别接收UP和UPB信号；
开关S7、开关S8分别接收DN和DNB信号。
9.如权利要求7所述的含无死区鉴频器的电荷泵型锁相环电路，其特征在于：
所述开关S5和开关S6为PMOS管，且与开关S1和开关S2的规格相同；所述开关S7和S8为NMOS管，且与开关S3和开关S4的规格相同；
所述S5和开关S6对电流源(3022)的电流形成镜像产生充电电流Iup与开关S1和开关S2对电流源(3022)的电流形成镜像产生充电电流Iup大小一致；
所述S7和开关S8对电流源(3022)的电流形成镜像产生放电电流Idn与开关S3和开关S4对电流源(3022)的电流形成镜像产生放电电流Idn大小一致。
10.如权利要求1所述的含无死区鉴频器的电荷泵型锁相环电路，其特征在于：
所述复位信号为逻辑高时，鉴相鉴频器(301)重置UP、UPB、DN和DNB信号，即使UP和DN信号均为逻辑高，且指示其逻辑高电平的维持时间足以使电荷泵开关开启；
所述复位电路(303)在仅节点n1为逻辑低电平、节点n2为逻辑高电平的时候，比较器(3031)才输出复位信号的逻辑高电平；
UP信号由逻辑低变为逻辑高电平(即UPB信号由逻辑高变为逻辑低电平)指示参考信号由逻辑低变为逻辑高，DN信号由逻辑低变为逻辑高电平(即DNB信号由逻辑高变为逻辑低电平)指示反馈信号由逻辑低变为逻辑高。
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