CN112448700B - 一种用于低电压下的50%占空比整形电路 - Google Patents

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Abstract

本发明涉及一种用于低电压下的50%占空比整形电路，利用脉宽调节电路和占空比检测电路，将正弦信号转化为占空比稳定为50%的方波。占空比检测电路和脉宽调节电路形成的负反馈环路将输出占空比锁定为50％。在保证信号正常转化的前提下，增强了电路的噪声性能，降低了电路的静态功耗。

Description

一种用于低电压下的50%占空比整形电路
技术领域
本发明属于集成电路技术领域，具体涉及一种用于低电压下的50％占空比整形电路。
背景技术
近年来，蓝牙、WI-FI、GPS等通信方式的迅速普及推动了便携式无线通信设备的发展和应用，32.768kHz晶体振荡器也逐渐进入人们的视角中。32.768kHz晶体振荡器在集成电路中有着广泛的应用，作为实时时钟的信号产生模块，为测量设备和传感器等片上系统提供实时时钟信号，在通用电子设备中被用作始终开启的时序基准。因此32.768kHz晶体振荡器是时间校准的关键模块。而整形电路又是32.768kHz晶体振荡器中实现正弦信号转化为方波信号的重要模块之一。综上所述，实现高频率精度、低功耗的整形电路具有重要意义。
降低电源电压是实现低功耗的一种直接而有效的途径，采用近阈值电源电压实现脉宽调节电路成为新的研究热点。电源电压的大幅降低虽然可以显著地降低时间整形电路功耗，但同时也降低了波形频率的精确度。目前大多数文献采用缓存器将正弦信号转化为方波，虽然缓存器能完成波形的转化，但其噪声性能、频率精度和总功耗难以令人满意，而要达到 32.768kHz晶体振荡器所需的高精度方波，必须使用50％占空比环路锁定。因此采用50％占空比整形电路来完成高精度和低功耗的实现。
另一种实现结构是利用施密特触发器进行整形。利用施密特触发器状态转换过程中的正反馈作用，可以把边沿变化缓慢的周期性信号变换为边沿很陡的矩形脉冲信号。但由于使用施密特触发器会出现输出电压变化滞后的现象，并且会产生回差效应，从而无法达到高精度的效果。
发明内容
本发明所要解决的技术问题是提供一种50％占空比锁定的方式，在产生稳定方波的同时，能够提升高相位噪声性能，并且在近阈值电源电压下满足高精度要求的工作。
本发明为了解决上述技术问题采用以下技术方案：一种用于低电压下的50％占空比整形电路，包括脉宽调节电路和占空比检测电路，其中，脉宽调节电路的输入端连接电压信号 Vin；脉宽调节电路的输出信号Vs方波作为占空比检测电路的一个输入端，占空比检测电路的另一个输入端分别与第一电流源Iref1、第二电流源Iref2相连接，占空比检测电路的输出信号V反馈给脉宽调节电路。
进一步的，所述脉宽调节电路包括第一电容C1、第二电容C2、第一电阻R1、第二电阻R2、第一PMOS晶体管Mp1、第一NMOS晶体管MN1和第一反相器inv1，
其中，电压信号Vin分别连接第一电容C1及第二电容C2的上级板，第一电容C1的下级板分别与第一电阻R1的左端、第一PMOS晶体管Mp1的栅极相连接；第二电容C2的下级板分别与第二电阻R2的左端、第一NMOS晶体管MN1的栅极相连接；第一电阻R1右端接电源Vdd；第二电阻R2右端接地；第一PMOS晶体管Mp1的源级接电源Vdd；第一PMOS晶体管Mp1的漏级与第一反相器inv1的输入端相连接；第一NMOS晶体管MN1的源级接地；第一NMOS 晶体管MN1的漏级与第一反相器inv的输入端相连接；第一反相器inv1的输出端作为脉宽调节电路的输出信号Vs方波。
进一步的，所述占空比检测电路包括第二PMOS晶体管MP2、第二NMOS晶体管MN2、第三电容C3，其中，第二PMOS晶体管MP2的栅极与第一反相器inv1的输出端相连接；第二PMOS晶体管MP2的源级与第一电流源Iref1的一端相连接；第一电流源Iref1的另一端与电源Vdd相连接；第二PMOS晶体管MP2的漏级与第三电容C3的上级板相连接；第二NMOS晶体管MN2的栅极与第一反相器inv1的输出端相连接；第二NMOS晶体管MN2的源级与第二电流源Iref2的一端相连接；第二电流源Iref2的另一端接地；第一电流源Iref1和第二电流源Iref2的电流大小相等。第二NMOS晶体管MN2的漏级与第三电容C3的上级板相连接；第一PMOS晶体管Mp1的衬底及第一NMOS晶体管MN1的衬底分别连接第三电容C3的上级板，第三电容C3的下级板接地。
本发明的有益效果为：本发明利用脉宽调节电路和占空比检测电路，将正弦信号转化为占空比稳定为50％的方波；占空比检测电路和脉宽调节电路形成的负反馈环路将输出占空比锁定为50％。在保证信号正常转化的前提下，若脉冲调节电路输出方波的占空比小于50％，则占空比检测电路会自动提高输出的电压，使得输出方波的占空比增大，确保将输出方波的占空比锁定为50％，从而提高了整体电路的精确性，为后续电路功耗的降低提供帮助。
附图说明
图1是本发明所述的主体电路框图；
图2是本发明所述的脉宽调节电路和占空比检测电路的电路结构示意图：
其中，1为脉宽调节电路，2为占空比检测电路。
具体实施方式
下面结合说明书附图对本发明的具体实施方式作进一步详细的说明。
如图1所示，本发明所设计的一种用于低电压下的50％占空比整形电路，包括脉宽调节电路1和占空比检测电路2，其中，脉宽调节电路1的输入端连接电压信号Vin；脉宽调节电路1的输出信号Vs方波作为占空比检测电路2的一个输入端，占空比检测电路2的另一个输入端分别与第一电流源Iref1、第二电流源Iref2相连接，占空比检测电路2的输出信号V反馈给脉宽调节电路1。
在实际应用当中，本发明针对脉宽调节电路设计了具体的电路结构，如图2所示。
所述脉宽调节电路1包括第一电容C1、第二电容C2、第一电阻R1、第二电阻R2、第一PMOS晶体管Mp1、第一NMOS晶体管MN1和第一反相器inv1，其中，电压信号Vin分别连接第一电容C1及第二电容C2的上级板，第一电容C1的下级板分别与第一电阻R1的左端、第一PMOS晶体管Mp1的栅极相连接；第二电容C2的下级板分别与第二电阻R2的左端、第一NMOS晶体管MN1的栅极相连接；第一电阻R1右端接电源Vdd；第二电阻R2右端接地；第一PMOS晶体管Mp1的源级接电源Vdd；第一PMOS晶体管Mp1的漏级与第一反相器inv1的输入端相连接；第一NMOS晶体管MN1的源级接地；第一NMOS晶体管MN1的漏级与第一反相器inv的输入端相连接；第一反相器inv1的输出作为脉宽调节电路的输出信号Vs方波至占空比检测电路。
所述占空比检测电路2包括第二PMOS晶体管MP2、第二NMOS晶体管MN2、第三电容C3，其中，第二PMOS晶体管MP2的栅极与第一反相器inv1的输出端相连接；第二PMOS 晶体管MP2的源级与第一电流源Iref1的一端相连接；第一电流源Iref1的另一端与电源Vdd 相连接；第二PMOS晶体管MP2的漏级与第三电容C3的上级板相连接；第二NMOS晶体管 MN2的栅极与第一反相器inv1的输出端相连接；第二NMOS晶体管MN2的源级与第二电流源 Iref2的一端相连接；第二电流源Iref2的另一端接地；第一电流源Iref1和第二电流源Iref2的电流大小相等；第二NMOS晶体管MN2的漏级与第三电容C3的上级板相连接；第一PMOS 晶体管Mp1的衬底及第一NMOS晶体管MN1的衬底分别连接第三电容C3的上级板，第三电容C3的下级板接地。
上面结合附图对本发明的实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。

Claims (1)

1.一种用于低电压下的50％占空比整形电路，其特征在于，包括脉宽调节电路和占空比检测电路，其中，脉宽调节电路的输入端连接电压信号Vin；脉宽调节电路的输出信号Vs方波作为占空比检测电路的一个输入端，占空比检测电路的另一个输入端分别与第一电流源Iref1、第二电流源Iref2相连接，占空比检测电路的输出信号V反馈给脉宽调节电路；
所述脉宽调节电路包括第一电容C1、第二电容C2、第一电阻R1、第二电阻R2、第一PMOS晶体管Mp1、第一NMOS晶体管MN1和第一反相器inv1，
其中，电压信号Vin分别连接第一电容C1及第二电容C2的上级板，第一电容C1的下级板分别与第一电阻R1的左端、第一PMOS晶体管Mp1的栅极相连接；第二电容C2的下级板分别与第二电阻R2的左端、第一NMOS晶体管MN1的栅极相连接；第一电阻R1右端接电源Vdd；第二电阻R2右端接地；第一PMOS晶体管Mp1的源级接电源Vdd；第一PMOS晶体管Mp1的漏级与第一反相器inv1的输入端相连接；第一NMOS晶体管MN1的源级接地；第一NMOS晶体管MN1的漏级与第一反相器inv的输入端相连接；第一反相器inv1的输出端作为脉宽调节电路的输出信号Vs方波。
所述占空比检测电路包括第二PMOS晶体管MP2、第二NMOS晶体管MN2、第三电容C3，其中，第二PMOS晶体管MP2的栅极与第一反相器inv1的输出端相连接；第二PMOS晶体管MP2的源级与第一电流源Iref1的一端相连接；第一电流源Iref1的另一端与电源Vdd相连接；第二PMOS晶体管MP2的漏级与第三电容C3的上级板相连接；
第二NMOS晶体管MN2的栅极与第一反相器inv1的输出端相连接；第二NMOS晶体管MN2的源级与第二电流源Iref2的一端相连接；第二电流源Iref2的另一端接地；第二NMOS晶体管MN2的漏级与第三电容C3的上级板相连接；第一电流源Iref1和第二电流源Iref2的电流大小相等；
第一PMOS晶体管Mp1的衬底及第一NMOS晶体管MN1的衬底分别连接第三电容C3的上级板，第三电容C3的下级板接地。
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Contract record no.: X2021980013917

Denomination of invention: A 50% duty cycle shaping circuit for low voltage

Granted publication date: 20211102

License type: Common License

Record date: 20211202

TR01 Transfer of patent right
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Patentee after: Nanjing University of Posts and Telecommunications Asset Management Co.,Ltd.

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Patentee before: NANJING University OF POSTS AND TELECOMMUNICATIONS

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