JPH08293774A - ゲート駆動回路 - Google Patents

ゲート駆動回路

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JPH08293774A
JPH08293774A JP8084259A JP8425996A JPH08293774A JP H08293774 A JPH08293774 A JP H08293774A JP 8084259 A JP8084259 A JP 8084259A JP 8425996 A JP8425996 A JP 8425996A JP H08293774 A JPH08293774 A JP H08293774A
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JP
Japan
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gate
voltage
drive circuit
power transistor
transistor
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Application number
JP8084259A
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English (en)
Inventor
Eric J Danstrom
ジェイ． ダンストローム エリック
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STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics Inc
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Publication date
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    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches

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Abstract

(57)【要約】 【課題】 ＦＥＴゲートの電気的過剰ストレスを防止す
る。 【解決手段】 本発明に基づいて構成されるゲート駆動
回路（図３）は能動電圧クランプを有している。能動電
圧クランプはパワートランジスタ（４４）のゲートを電
気的過剰ストレス条件から保護する。この能動電圧クラ
ンプは、カレントミラー（３６，３８）と直列接続され
ている少なくとも１個のツェナーダイオード（３２，３
４）を有している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、大略、ＦＥＴゲー
ト駆動回路として使用される集積回路に関するものであ
って、更に詳細には、ＭＯＳＦＥＴパワートランジスタ
のゲートの過剰ストレスを防止するために使用される電
圧クランプ回路に関するものである。
【０００２】
【従来の技術】本発明によって対処される問題は、一般
的にＶCC電圧よりも高いゲート電圧を必要とするＮチャ
ンネルパワーＭＯＳＦＥＴトランジスタのゲートを駆動
する回路において遭遇するものである。図１はパワート
ランジスタで負荷を駆動する典型的な従来の回路を示し
ている。この回路においては、パワートランジスタはＮ
チャンネルＭＯＳＦＥＴトランジスタ１０である。該パ
ワートランジスタは、制御信号が低である場合にはオフ
である。なぜならば、インバータ２の出力が高であり、
それは結果的にＰチャンネルトランジスタ６をターンオ
フさせ且つＮチャンネルトランジスタ８をターンオンさ
せる。従って、パワートランジスタ１０のゲートはトラ
ンジスタ８を介して接地へプルされ、そのことは実効的
にパワートランジスタ１０をオフ状態に保持する。逆
に、制御信号が低から高へ移行する場合にはパワートラ
ンジスタ１０がターンオンされる。なぜならば、インバ
ータ２の出力は高から低へ移行し、そのことは、トラン
ジスタ６をターンオンし且つトランジスタ８をターンオ
フさせる。従って、パワートランジスタ１０のゲートは
電圧Ｂ＋へプルされ、そのことはパワートランジスタ１
０をターンオンさせる。このターンオン時間は以下のよ
うに記述することが可能である。
【０００３】ｔ＝Ｃ×Ｖ／ｉ 尚、ｔ＝ターンオン時間 ｃ＝ゲートの容量 ｖ＝ゲートターンオン電圧 ｉ＝ゲート内への電流の流れ １００ｋＨｚで動作する典型的なスイッチングモード電
源適用例において、ｔは２０ナノ秒未満とすべきであ
り、ｖは１０Ｖの程度であり、且つｃは１，０００ｐＦ
の程度であり、且つｉは５００ｍＡの程度であることが
観察されている。図１において且つ一般的に、Ｂ＋電圧
はＶCC電圧よりも一層高く且つ低く調整されている。Ｂ
＋電圧はバッテリ及びそれと関連する充電回路から、チ
ャージポンプ回路から、又はその他のあまりよく調整さ
れていない供給源から発生させることが一般的である。
更に、過剰なゲート電圧はゲートに対してパンチスルー
損傷を発生させる場合があることが業界において公知で
ある。最大の安全なゲート電圧は処理に依存し且つ、典
型的に、典型的なＢＣＤ処理技術の場合には１２乃至１
８Ｖの範囲内である。従って、Ｂ＋電圧は通常あまりよ
く調整されていないので、電気的な過剰ストレスを回避
するためにパワートランジスタのゲートを過剰なＢ＋電
圧から保護することが望ましい。
【０００４】図２は図１のゲート駆動回路と同一である
が、過剰なＢ＋電圧からパワートランジスタ１０のゲー
トを保護するために付加的なツェナーダイオード１２を
有するゲート駆動回路を示している。動作について説明
すると、制御信号が高である場合にパワートランジスタ
はターンオンされ且つインバータ２の出力は低である。
この状態において、トランジスタ１０のゲートはＢ＋電
圧（トランジスタ６のＶｄｓ電圧降下を差し引いたも
の）へ駆動され、それはゲートを充電させ且つトランジ
スタをターンオンさせる。トランジスタがターンオンす
ると、その回路は非常に低い電流を引き出す。なぜなら
ば、トランジスタ１０のゲートが充電された後に、トラ
ンジスタ６は充電を維持するのに十分な電流を導通させ
るに過ぎず、それは極めて小さいものだからである。
【０００５】パワートランジスタ１０のゲート上の電圧
がツェナーダイオード１２のスレッシュホールド電圧を
超えると、ツェナーダイオード１２はゲート電圧をスレ
ッシュホールド電圧へクランプする。従って、ゲート電
圧はスレッシュホールド電圧へ制限され且つツェナーダ
イオード１２によって形成される電圧クランプにより一
層高い電圧に対して保護されている。しかしながら、ダ
イオード１２はパワートランジスタのゲートを充電する
のに使用可能なほとんどの電流を導通させており、それ
は、上述した例においては、５００ｍＡの程度である。
従って、トランジスタ１０のゲートが充電された後にお
いても、該回路は５００ｍＡの程度の大きな電流を継続
して流すこととなる。
【０００６】
【発明が解決しようとする課題】本発明は、上述した従
来技術に鑑みてなされたものであって、ＦＥＴゲートの
電気的な過剰ストレスを防止することを目的とする。本
発明の別の目的とするところは、ＦＥＴゲートの電気的
過剰ストレスを防止するために使用されるクランプ回路
の電流の流れを最小とすることである。
【０００７】
【課題を解決するための手段】本発明によれば、能動電
圧クランプを設けたゲート駆動回路が提供される。能動
電圧クランプは、パワートランジスタのゲートを電気的
過剰ストレス条件から保護する。能動電圧クランプは、
カレントミラーと直列接続した少なくとも１個のツェナ
ーダイオードを有しており、それはゲート駆動回路に対
しフィードバックを与えている。
【０００８】
【発明の実施の形態】本発明の好適実施例に基づいて構
成されたゲート駆動回路について説明する。図３を参照
すると、入力段がインバータ２０と、インバータ２２
と、抵抗２４とを有している。インバータ２０は、制御
信号を受取るための入力端を具備すると共にインバータ
２２の入力端へ接続しており且つＮチャンネルＭＯＳＦ
ＥＴトランジスタ４２のゲートへ接続している出力端を
具備している。インバータ２２の出力端は抵抗２４の第
一端部へ接続している。抵抗２４の第二端部はＮチャン
ネルＭＯＳＦＥＴトランジスタ２５のゲートへ接続する
と共にＮＰＮバイポーラトランジスタ３６のコレクタへ
接続している。ツェナーダイオード２８は、電圧Ｂ＋へ
接続したカソードを有すると共にツェナーダイオード２
７のカソードへ接続したアノードを有している。抵抗２
９は第一端部をＢ＋へ接続しており且つ第二端部をツェ
ナーダイオード２７のアノードへ接続すると共に抵抗２
６の第一端部へ接続しており、且つＰチャンネルＭＯＳ
ＦＥＴトランジスタ３０のゲートへ接続している。抵抗
２６の第二端部はトランジスタ２５のドレインへ接続し
ている。トランジスタ２５のソースは接地へ接続してい
る。トランジスタ３０のドレインはＮＰＮバイポーラト
ランジスタ４０のベースへ接続すると共にツェナーダイ
オード３２のカソードへ接続している。トランジスタ３
０のソース及びトランジスタ４０のコレクタはＢ＋電圧
へ接続している。ダイオード３２のアノードはツェナー
ダイオード３４のカソードへ接続している。ダイオード
３４のアノードはＮＰＮバイポーラトランジスタ３８の
コレクタ及びベースへ接続すると共にトランジスタ３６
のベースへ接続している。トランジスタ３６及び３８の
エミッタは接地へ接続している。トランジスタ３６及び
３８はカレントミラーとして構成されている。トランジ
スタ４０のコレクタは電圧Ｂ＋へ接続しており、トラン
ジスタ４０のエミッタはＮチャンネルパワーＭＯＳＦＥ
Ｔトランジスタ４４のゲートへ接続すると共にトランジ
スタ４２のドレインへ接続している。トランジスタ４２
及び４４のソースは接地へ接続している。パワートラン
ジスタ４４のドレインは図３においては示していない負
荷へ接続している。
【０００９】動作について説明すると、インバータ２
０、インバータ２２、抵抗２４が本ゲート駆動回路の入
力段を形成している。トランジスタ２５、抵抗２６及び
２９、ダイオード２７及び２８、トランジスタ３０及び
４０がパワートランジスタに対する高側駆動回路を形成
している。トランジスタ４２が低側駆動回路を形成して
いる。能動電圧クランプは、ダイオード３２及び３４と
トランジスタ３６及び３８とによって形成されている。
【００１０】より詳細に説明すると、パワートランジス
タ４４は入力段インバータ２０によって受取られる制御
信号に応答して制御される。その制御信号が低である
と、インバータ２０の出力は高電圧であり、それは低側
駆動回路トランジスタ４２をターンオンさせ、その際に
パワートランジスタ４４のゲートを接地へプルする。更
に、インバータ２０の高出力はインバータ２２の低出力
を発生し、それはトランジスタ２５をターンオフさせる
ことによって高側駆動回路をターンオフさせ、それはト
ランジスタ３０及び４０をオフ状態に保持する。従っ
て、パワートランジスタ４４のゲートは低電圧へ駆動さ
れ且つパワートランジスタはターンオフさせる。
【００１１】入力段インバータ２０における制御信号が
高であると、インバータ２０の出力は低であり、それは
低側駆動回路トランジスタ４２をターンオフし且つイン
バータ２２の出力を高とさせる。インバータ２２の出力
が高であると、トランジスタ２５がターンオンされて高
側駆動回路がターンオンし、それはトランジスタ３０を
ターンオンし従ってトランジスタ４０をターンオンす
る。従って、トランジスタ４４のゲートはトランジスタ
４０を介して電圧レベルＢ＋へ駆動され、それはトラン
ジスタ４４をターンオンさせる。
【００１２】パワートランジスタ４４のゲートを電気的
な過剰ストレスから保護するために、能動電圧クランプ
回路が設けられている。この能動電圧クランプ回路は、
ツェナーダイオード３２及び３４とトランジスタ３６及
び３８によって構成されているカレントミラーとを有し
ている。Ｂ＋電圧が次式によって定義されるスレッシュ
ホールド電圧Ｖthresholdより低いものである場合に
は、 Ｖthreshold＝Ｖthreshold（ｄｉｏｄｅ３２）＋Ｖ
threshold（ｄｉｏｄｅ３４）＋Ｖbase-emitter（ｔｒ
ａｎｓｉｓｔｏｒ３８） この能動電圧クランプは受動的状態であり本回路の動作
に影響を与えることはない。逆に、ダイオード３２及び
３４及びトランジスタ３８を介して電流を導通させるこ
とによってＢ＋電圧がＶthreshold電圧以上となると、
この能動電圧クランプは活性状態となる。トランジスタ
３８を介しての電流は、トランジスタ２５のゲートへ接
続しているトランジスタ３６を介してミラー動作され
る。Ｂ＋電圧がダイオード３２及び３４のスレッシュホ
ールド電圧よりも高い電圧にあると、電流がダイオード
３２及び３４を介して流れ始め、且つその電流はトラン
ジスタ３６を介してミラー動作され、それはトランジス
タ２５のゲートを低状態へプルする。従って、トランジ
スタ４４のゲートにおける電圧はダイオード３２及び３
４のスレッシュホールド電圧＋トランジスタ３８を横断
しての電圧降下の電圧にクランプされる。更に、電流の
流れは、ダイオード３２及び３４とトランジスタ３６及
び３８によって形成されるカレントミラーとを介して確
立されるフィードバックループによって制限される。従
って、本発明はＦＥＴゲートの電気的な過剰ストレスを
防止すると共にクランプ回路を流れる電流を最小とし、
従って従来技術と比較して有利である。
【００１３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来公知のゲート駆動回路を示した概略図。
【図２】 従来公知の電圧クランプを有するゲート駆動
回路を示した概略図。
【図３】 本発明の一実施例に基づいて構成されたゲー
ト駆動回路を示した概略図。
【符号の説明】
２０，２２ インバータ ２４ 抵抗 ２５ トランジスタ ２６，２９ 抵抗 ２７，２８ ダイオード ３０，４０ トランジスタ ３２，３４ ダイオード ３６，３８ トランジスタ ４２ トランジスタ

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 パワートランジスタのゲートを駆動する
    ゲート駆動回路において、 制御信号を受取るための入力端を具備すると共に出力端
    を具備する入力段、 前記入力段の出力端へ接続している入力端を具備すると
    共にパワートランジスタのゲートへ接続している出力端
    を具備する高側駆動回路、 前記入力段の出力端へ接続している入力端を具備すると
    共にパワートランジスタのゲートへ接続している出力端
    を具備する低側駆動回路、 前記高側駆動回路と前記高側駆動回路の入力端との間に
    接続されており、パワートランジスタのゲート上の安全
    でない電圧レベルに応答して前記高側駆動回路を制御す
    る能動クランプ回路、を有することを特徴とするゲート
    駆動回路。
  2. 【請求項２】 請求項１において、前記能動クランプ回
    路がフィードバックループを有することを特徴とするゲ
    ート駆動回路。
  3. 【請求項３】 請求項１において、前記能動クランプ回
    路がカレントミラーと直列した少なくとも１個の電圧調
    整ダイオードを有することを特徴とするゲート駆動回
    路。
  4. 【請求項４】 請求項３において、前記少なくとも１個
    の電圧調整ダイオードが少なくとも１個のツェナーダイ
    オードを有することを特徴とするゲート駆動回路。
  5. 【請求項５】 請求項４において、前記カレントミラー
    が共通エミッタ形態で接続された２個のバイポーラトラ
    ンジスタを有することを特徴とするゲート駆動回路。
  6. 【請求項６】 請求項５において、前記２個のバイポー
    ラトランジスタがＮＰＮバイポーラトランジスタである
    ことを特徴とするゲート駆動回路。
  7. 【請求項７】 パワートランジスタのゲートを駆動する
    方法において、 制御信号が低である場合にパワートランジスタのゲート
    へ接地電圧を印加し、 制御信号が高である場合にパワートランジスタのゲート
    へＢ＋電圧を印加し、 前記ゲート上の電圧がスレッシュホールド電圧を超える
    場合に電圧調整ダイオードを介して電流を導通させ、 ミラー電流が負のフィードバックを与え従ってパワート
    ランジスタのゲートへの電圧が減少されるように前記電
    圧調整ダイオードの電流をミラー動作させる、上記各ス
    テップを有することを特徴とする方法。
  8. 【請求項８】 請求項７において、前記電圧調整ダイオ
    ードを介して電流を導通させるステップが、少なくとも
    １個のツェナーダイオードで実施されることを特徴とす
    る方法。
  9. 【請求項９】 請求項８において、前記電流をミラー動
    作させるステップが、第一トランジスタのベースを第二
    トランジスタのベース及びコレクタへ接続した形態の２
    個のトランジスタから構成されるカレントミラーを使用
    して実施することを特徴とする方法。
  10. 【請求項１０】 請求項９において、前記第一及び第二
    トランジスタがＮＰＮトランジスタであることを特徴と
    する方法。
  11. 【請求項１１】 大きな負荷を駆動する回路において、 負荷と基準電圧との間に電流経路を具備すると共に制御
    要素を具備するパワートランジスタ、 制御信号を受取るための入力端を具備すると共に出力端
    を具備する入力段、 前記入力段の出力端へ接続している入力端を具備すると
    共にパワートランジスタの制御要素へ接続した出力端を
    具備しており、前記入力段が高側制御信号を受取る場合
    にパワートランジスタがオンであり且つ前記入力段が低
    制御信号を受取る場合にオフであるような高側駆動回
    路、 前記入力段の出力端へ接続している入力端を具備すると
    共にパワートランジスタの制御要素へ接続している出力
    端を具備しており、前記入力段が高側制御信号を受取る
    場合にパワートランジスタがオンであり且つ前記入力段
    が低制御信号を受取る場合にオフであるような低側駆動
    回路、 前記高側駆動回路と前記高側駆動回路の入力端との間に
    接続されており、前記パワートランジスタのゲート上の
    安全でない電圧レベルに応答して前記高側駆動回路を制
    御する能動クランプ回路、を有することを特徴とする回
    路。
  12. 【請求項１２】 請求項１１において、前記能動クラン
    プ回路がフィードバックループを有することを特徴とす
    る回路。
  13. 【請求項１３】 請求項１２において、前記能動クラン
    プ回路がカレントミラーと直列している少なくとも１個
    の電圧調整ダイオードを有することを特徴とする回路。
  14. 【請求項１４】 請求項１３において、前記少なくとも
    １個の電圧調整ダイオードが少なくとも１個のツェナー
    ダイオードを有することを特徴とする回路。
  15. 【請求項１５】 請求項１３において、前記カレントミ
    ラーが第一トランジスタのベースを第二トランジスタの
    ベース及びコレクタへ接続していることを特徴とする回
    路。
  16. 【請求項１６】 請求項１５において、前記第一及び第
    二トランジスタがＮＰＮバイポーラトランジスタである
    ことを特徴とする回路。
  17. 【請求項１７】 パワートランジスタのゲートを駆動す
    るゲート駆動回路において、 出力端を具備しており制御信号を受取る手段、 パワートランジスタのゲートへ接続している出力端を具
    備しており、パワートランジスタのゲートを制御信号に
    応答して高電圧へ駆動する手段、 パワートランジスタのゲートへ接続している出力端を具
    備しており、パワートランジスタのゲートを前記制御信
    号に応答して低電圧へ駆動する手段、 パワートランジスタのゲートと前記ゲートを駆動する手
    段との間に接続されており、パワートランジスタのゲー
    ト上の電圧がスレッシュホールド電圧に到達することに
    応答してパワートランジスタのゲート上の電圧を積極的
    に低下させる手段、を有することを特徴とするゲート駆
    動回路。
  18. 【請求項１８】 請求項１７において、前記電圧を積極
    的に低下させる手段がフィードバックループを有するこ
    とを特徴とするゲート駆動回路。
  19. 【請求項１９】 請求項１７において、前記電圧を積極
    的に低下させる手段が、カレントミラーと直列している
    少なくとも１個の電圧調整ダイオードを有することを特
    徴とするゲート駆動回路。
  20. 【請求項２０】 請求項１９において、前記少なくとも
    １個の電圧調整ダイオードが少なくとも１個のツェナー
    ダイオードを有することを特徴とするゲート駆動回路。
  21. 【請求項２１】 請求項２０において、前記カレントミ
    ラーが第一トランジスタのベースを第二トランジスタの
    ベース及びコレクタへ接続していることを特徴とするゲ
    ート駆動回路。
  22. 【請求項２２】 請求項２１において、前記第一及び第
    二トランジスタがＮＰＮバイポーラトランジスタである
    ことを特徴とするゲート駆動回路。
JP8084259A 1995-04-07 1996-04-05 ゲート駆動回路 Pending JPH08293774A (ja)

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US418548 1999-10-14

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