KR20010059234A - 플래시메모리 제조방법 - Google Patents

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KR20010059234A
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Abstract

본 발명은, 플래시 메모리 제조방법에 관한 것으로서, 특히, 반도체기판 상에 터널산화막 및 플로팅게이트층을 적층하여 식각한 후, 그 상부면에 ONO (Oxide/Nitride/Oxide)박막 및 콘트롤게이트층을 적층하고, 상기 플로팅게이트층이 식각된 너비에 비하여 넓은 감광막을 상기 콘트롤게이트층 상에 적층한 후 식각하므로 플로팅게이트와 콘트롤게이트 사이의 접촉 면적을 넓게 하여서 ONO박막의 커패시턴스를 크게 하여 저전압에서도 고성능을 발휘하는 반도체소자를 얻도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

플래시메모리 제조방법 { Method For Forming The Flash Memory }
본 발명은 플래시메모리(Flash Memory)에 관한 것으로서, 특히, 반도체기판 상에 터널산화막 및 플로팅게이트층을 적층하여 식각한 후, 그 상부면에 ONO박막 및 콘트롤게이트층을 적층하고, 상기 플로팅게이트층이 식각된 너비에 비하여 넓은 너비를 갖는 감광막을 상기 콘트롤게이트층 상에 적층한 후 식각하므로 플로팅게이트와 콘트롤게이트 사이의 접촉 면적을 넓게 하여서 ONO박막의 커패시턴스를 크게 하여 저전압에서도 고성능을 발휘하는 반도체소자를 얻도록 하는 플래시메모리 제조방법에 관한 것이다.
일반적으로, 플래시메모리(Flash Memory)소자의 셀은 반도체기판 상에 게이트산화막(터널산화막(Tunnel Oxide)이라고도 칭함), 하부폴리실리콘층(플로팅게이트(Floating Gate)라고도 함), ONO절연막, 상부폴리실리콘층(콘트롤게이트(Control Gate)라고도 함)을 순차적으로 적층한 후 식각으로 게이트전극을 형성한다.
그리고, 게이트전극의 측면에 스페이서(Spacer)막을 형성한 후 인터폴리산화막을 상부에 적층하고 계속하여 상부에 필요한 부분을 적층하게 되는 것이다.
여기에서, 하부폴리실리콘층은 게이트산화막과 ONO절연막 사이에 고립된 상태에서 도핑물질이 내부에 도핑되어서 전하(전자)를 보유하는 상태로 여기(Excite)된 상태로 있게 된다.
그리고, 상기 ONO절연막은 상,하부를 절연하는 역할을 하게 되고, 그 위에적층된 상부폴리실리콘층은 하부에 있는 하부폴리실리콘층에 내재된 전자를 여기시켜서 차아지(Charge) 혹은 디스차아징(Discharging)하기 위하여 바이어스 전압을 인가시키는 역할을 하게 되는 것이다.
도 2a 내지 2c는 종래의 플래시메모리를 워드라인(Word-Line) 방향으로 형성하는 공정을 보인 도면이고, 도 3a 내지 도 3c는 종래의 플래시메모리를 비트라인(Bit-Line) 방향으로 형성하는 공정을 보인 도면이다.
도 2a 및 도 3a에 도시된 바와 같이, 반도체기판(1) 상에 소자분리막공정으로 필드산화막(2)을 형성한 후, 기판(1)의 활성영역(Active Region)에 터널산화막(3)을 적층하도록 한다.
그리고, 도 2b 및 도 3b에 도시된 바와 같이, 상기 터널산화막(3) 상에 폴리실리콘층을 적층하여 식각으로 플로팅게이트(4)를 형성하도록 한다.
도 2c 내지 도 3c에 도시된 바와 같이, 상기 결과물 상에 ONO박막(5)을 적층한 후, 폴리실리콘층을 적층하여 마스킹 식각으로 콘트롤게이트(7)를 형성하도록 한다.
그러나, 상기한 도 3c에 도시된 바와 같이, 상기 ONO박막(5)을 사이에 두고 플로팅게이트(4)와 콘트롤게이트(7)가 서로 접촉하는 대응 면적이 작아서 커플링비(Coupling Ratio)가 작을 수 밖에 없어서 고 전압(High Voltage)에 의한 프로그램밍(Programming)과 일레이징(Erasing)을 수행할 수 밖에 없는 문제점을 지닌다. 즉, 고속도의 프래그램밍과 일레이징시간을 저 전압에도 수행하도록 하는 새로운 플래시메모리장치의 필요성이 대두되고 있다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판 상에 터널산화막 및 플로팅게이트층을 적층하여 식각한 후, 그 상부면에 ONO박막 및 콘트롤게이트층을 적층하고, 상기 플로팅게이트층이 식각된 너비에 비하여 넓은 감광막을 상기 콘트롤게이트층 상에 적층한 후 식각하므로 플로팅게이트와 콘트롤게이트 사이의 접촉 면적을 넓게 하여서 ONO박막의 커패시턴스를 크게 하여 저전압에서도 고성능을 발휘하는 반도체소자를 얻는 것이 목적이다.
도 1은 일반적인 플래시 메모리의 구조를 보인 사시도이고,
도 2a 내지 도 2c는 종래의 플래시메모리를 워드라인 방향으로 형성하는 공정을 보인 도면이고,
도 3a 내지 도 3c는 종래의 플래시메모리를 비트라인 방향으로 형성하는 공정을 보인 도면이고,
도 4a 내지 도 4c는 본 고안에 따른 플래시메모리를 워드라인 방향으로 형성하는 공정을 보인 도면이고,
도 5a 내지 도 5c는 본 고안에 따른 플래시메모리를 비트라인 방향으로 형성하는 공정을 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 15 : 필드산화막
20 : 터널산화막 25 : 플로팅게이트
30 : ONO박막 35 : 콘트롤게이트
40 : 감광막
이러한 목적은 반도체기판 상에 필드산화막을 형성한 후, 활성영역에 터널산화막, 플로팅게이트 및 산화막/질화막/산화막을 적층하는 단계와;
상기 결과물 상에 콘트롤게이트을 적층한 후, 그 상부면에 상기 플로팅게이트의 너비에 비하여 넓은 너비를 갖는 감광막을 패터닝하는 단계와;
상기 감광막 패턴을 마스크로 콘트롤게이트 및 산화막/질화막/산화막을 식각하여 콘트롤게이트가 산화막/질화막/산화막의 박막을 사이드월 스페이서 형태로 감싸는 형태로 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래시메모리 제조방법을 제공함으로써 달성된다.
그리고, 상기 플로팅게이트 상에 적층되는 콘트롤게이트는 플로팅게이트의 측면부분으로 부터 일정한 두께(a)를 갖도록 하여서 상기 ONO박막을 사이에 두고 접촉하는 상기 플로팅게이트와 콘트롤게이트의 접촉면적을 크게 하도록 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하도록 한다.
도 4a 내지 도 4c는 본 고안에 따른 플래시메모리를 워드라인(Word line) 방향으로 형성하는 공정을 보인 단면으로 순차적으로 도면이고, 도 5(a) 내지 도 5(c)는 본 고안에 따른 플래시메모리를 비트라인(Bit Line) 방향으로 형성하는 공정을 순차적으로 보인 도면이다.
도4a 및 도 5a에 도시된 바와 같이, 반도체기판(10) 상에 소자분리막 공정으로 필드산화막(15)을 형성한 후, 게이트산화막인 터널산화막(20)을 적층한 후, 연이어서 폴리실리콘층을 적층하여 마스킹식각으로 플로팅게이트(25)를 형성하도록 한다.
그리고, 상기 결과물 상에 Oxide/Nitride/Oxide 층으로 된 ONO박막(30)을 적층하도록 한다,
한편, 도 4b 및 도 5b에 도시된 바와 같이, 상기 결과물 상에 폴리실리콘층으로 된 콘트롤게이트(35)을 적층한 후, 그 상부면에 상기 플로팅게이트(25)의 너비에 비하여 넓은 너비(a)를 갖는 감광막(40)을 적층하도록 한다.
도 4c 및 도 5c에 도시된 바와 같이, 상기 감광막(40)에 대하여 콘트롤게이트(35)와 ONO박막(30)을 마스킹 식각으로 식각하므로 플로팅게이트(25)로 부터 일정한 두께(a)가 돌출되면서 ONO박막(30) 및 플로팅게이트(25)를 감싸는 형상으로 콘트롤게이트(35)를 형성한 후 감광막(40)을 제거하도록 한다.
이와같이, 상기 ONO박막(30)의 커패시턴스(Capacitance)가 크게 증가하게 되어서 커플링 레티오(Coupling Ratio)인 ( CONO/ ( CONO+ CTunnel Oxide0) )가 매우 커지게 되어서 요구되는 고성능을 얻을 수 있는 장점을 지닌다.
상기한 바와 같이, 본 발명에 따른 플래시메모리를 이용하게 되면, 반도체기판 상에 터널산화막 및 플로팅게이트층을 적층하여 식각한 후, 그 상부면에 ONO박막 및 콘트롤게이트층을 적층하고, 상기 플로팅게이트층이 식각된 너비에 비하여 넓은 감광막을 상기 콘트롤게이트층 상에 적층한 후 식각하므로 플로팅게이트와 콘트롤게이트 사이의 접촉 면적을 넓게 하여서 ONO박막의 커패시턴스를 크게 하여 저전압에서도 고성능을 발휘하는 반도체소자를 얻도록 하는 매우 유용하고 효과적인 발명이다.

Claims (1)

  1. 반도체기판 상에 필드산화막을 형성한 후, 활성영역에 터널산화막, 플로팅게이트 및 산화막/질화막/산화막을 적층하는 단계와;
    상기 결과물 상에 콘트롤게이트을 적층한 후, 그 상부면에 상기 플로팅게이트의 너비에 비하여 넓은 너비를 갖는 감광막을 패터닝하는 단계와;
    상기 감광막 패턴을 마스크로 콘트롤게이트 및 산화막/질화막/산화막을 식각하여 콘트롤게이트가 산화막/질화막/산화막의 박막을 사이드월 스페이서 형태로 감싸는 형태로 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래시메모리 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101006512B1 (ko) * 2003-09-24 2011-01-07 매그나칩 반도체 유한회사 엠이이엘 소자의 제조방법

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