KR910007378B1 - 자외선소거형 불휘발성 반도체장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명에 따른 자외선소거형 반도체장치에 사용되는 메모리셀의 구조를 나타낸 단면도.
제2도는 상기 메모리셀의 소거시간에 대한 소거특성을 나타낸 도면.
제3도는 상기 메모리셀의 절연층의 두께에 대한 소거 특성을 나타낸 도면.
제4a도부터 제4d도까지의 상기 메모리셀을 제조하는 경우의 각 공정의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
10 : 기판 11: 필드(field)
12 : 게이트절연층 13 : 부유게이트(floating gate)
14 : 제1산화실리콘층(SiO2) 15 : 질화실리콘층(Si3N4)
16 : 제2산화실리콘층 17 : 게이트절연층
18 : 제어게이트(controlgate) 19 : 산화실리콘층
20 : 페시베이숀(passivation)층 21 : 소오스영역
22 : 드레인영역 23, 24 : 콘택트홀(contact hole)
25 : 소오스도출전극층 26 : 드레인도출전극층
31 : 산화실리콘층 32, 33 : 다결정실리콘층
본 발명은 부유게이트(floating gate)와 제어게이트(control gate)를 구비하여 자외선의 조사에 따라 기억데이터가 소거되는 자외선소거형 불휘발성 반도체에 관한 것이다.
부유게이트와 제어게이트가 설치되어 있으며 양 게이트간에 절연층이 설치되어 있는 구조의 자외선소거형 불휘발성 트랜지스터에 있어서는 양 게이트간에 존재하는 절연층으로서 산화실리콘층과 질화실리콘층 및 산화실리콘층으로 된 3층구조의 절연층이 이용되는 것이있다. 이 3층구조의 절연층을 사용함에 따라 부유게이트와 제어게이트와의 사이에 절연내압의 향상이 도모됨과 더불어 절연층자체의 결함밀도가 낮게 억제된다.
상기 3층구조의 절연층의 최상부에 설치된 산화실리콘층은 통상 연소산화법에 의해 그 아래층인 질화실리콘층을 산화하여 형성된다. 그런데 상기 3층구조의 절연층을 구비한 자외선소거형 불휘발성 트랜지스터를 메모리셀로서 사용한 EPROM은 부유게이트와 제어게이트와의 사이에 절연층으로서 산화실리콘층만을 사용한 EPROM에 비하여 소거특성이 나쁘다는 것이 알려져 있다. 이에 관해서는 1985년 VLSI 심포지엄의 테크니컬 다이제스트 페이퍼의 제16항 "Reliable CVD Interpoly dielectrics for advanced E and E2PROM"에 상세히 설명되어 있다.
이에 따르면 부유게이트와 제어게이트와의 사이에 존재하는 절연층으로서 일반적인 연산화에 의한 산화실리콘층을 사용한 경우에 비해 상기와 같은 3층구조의 절연층을 사용하면 소거시간이 3배정도 길어진다는 것이 설명되어 있다.
이에 본 발명은 상기와 같은 문제점을 해결하기 위해 발명된 것으로, 산화실리콘층과 질화실리콘층 및 산화실리콘층으로 이루어진 3층구조의 절연층을 채택하면 절연성이 더 좋아지고 결함농도가 낮아진다는 장점을 유지하면서 데이터 소거시간의 단축을 도모할 수 있는 자외선소거형 반도체장치를 제공하고자 함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 의하면, 부유게이트와 제어게이트와의 사이에 존재하는 절연층은 제1산화실리콘층과 이 제1산화실리콘층위에 설치된 질화실리콘층 및 이 질화실리콘층위에 설치된 제2산화실리콘층으로 된 3층구조의 절연층으로 구성되고, 이 3층구조의 절연층의 최상부에 존재하는 제 2산화실리콘층의 두께가 30Å 이하로 설정되어 있는 자외선소거형 불휘발성 반도체장치가 제공된다.
이하 예시도면을 참조해서 본 발명의 각 실시예를 설명한다.
제1도는 본 발명에 따른 자외선소거형 불휘발성 반도체장치에 설치되는 1개의 메모리셀의 소자구조를 나타낸 단면도로서, P형 실리콘으로 되어있는 기판(10)의 표면에는 산화실리콘층(SiO2)으로 되는 필드(field)절연층(11)이 형성되어 있다. 이 필드절연층(11)에 의해 소자분리된 기판(10)의 표면 일부에는 두께가 200Å 정도인 산화실리콘층(SiO2)으로 이루어진 게이트절연층(12)이 형성되어 있다. 또한 이 게이트절연층(12)상에는 4000Å 정도두께의 다결정실리콘으로 이루어져 있으며 인이 도프(dope)되어 있는 부유게이트(13)가 형성되어 있다. 그리고 이 부유게이트(13)위에 제1층째로서 두께가 150Å 정도인 산화실리콘층(SiO2)(14)과 제2층째로서 두께가 150Å 정도인 질화실리콘층(Si3N4)(15) 및 최상부의 제3층째로서 두께가 15
정도인 산화실리콘층(SiO2)(16)으로 이루어진 3층구조의 게이트절연층(17)이 형성되어 있다. 또한 이 3층구조의 게이트절연층(17)위에는 4000Å정도두께의 다결정실리콘층으로 이루어져 있으며 인이 도프되어 있는 제어게이트(18)가 형성되어 있다.
상기 게이트절연층(12)과 상기 부유게이트(13), 3층구조의 게이트절연층(17) 및 제어게이트(18)로 구성된 적층구조의 주위는 두께가 400Å 정도인 산화실리콘(19)으로 덮혀 있다. 또한 이 산화실리콘(19)의 주위 및 상기 필드절연층(11)위에는 두께가 0.8㎛ 정도인 산화실리콘으로 이루어진 페시베이숀층(20;passivation layer)이 덮혀 있다.
상기 기판(10)의 표면영역에는 N+형 확산영역으로 이루어진 소오스영역(21) 및 드레인영역(22)이 형이 형성되어 있고, 상기페시베이숀층(20)과 상기 소오스영역(21) 및 드레인영역(22) 각각의 위치에는 콘택트홀(contact hole)(23,24)이 형성되어 있다. 그리고 알루미늄과 실리콘의 합금층으로 구성된 소오스도출전극층(25)과 드레인도출전극층(26)이 상기 각 콘택트홀(23,24)을 매개하여 소오스영역(21)과 드레인영역(22) 각각의 표면에 접촉되도록 형성되어 있다.
상기와 같은 단면구조를 갖는 메모리셀은 부유게이트(13)와 제어게이트(18)와의 사이에 존재하는 게이트절연층(17)으로서 제1층째의 산화실리콘층(14)과 제 2층째의 질화실리콘층(15) 및 제3층째의 산화실리콘층(16)을 구비하여 구성되어 있다. 여기에서 최상부인 제3층째의 산화실리콘층(16)의 두께가 30Å이하인 15Å으로 설정되어 있다.
이와 같이 구성되는 메모리셀에서의 데이터기록은 제어게이트(18)와 드레인영역(22)에 각각 고전압을 인가하는 것에 의해 수행된다. 이때 소오스영역(21)에는 예컨대 0볼트의 전압이 인가된다. 이와 같은 전압을 인가함에 따라 소오스 .드레인간의 채널영역의 드레인 근방에는 충격이온화(impact ionization)에 의해 정공과 홀의 쌍이 다수 발생하는데, 그 중 전자가 상기 게이트절연층(12)을 통과하여 부유게이트(13)에 주입되어 축적된다.
한편, 데이터의 소거는 자외선을 외부로부터 조사함으로서 수행되는 바, 자외선이 조사됨에 따라 미리 부유게이트(13)에 축적되어 있던 전자가 에너지를 받아 여기되어 제어게이트(18)혹은 소오스영역(21)과 드레인영역(22)로 방출된다. 즉, 데이터소거는 광전류가 흐르는 것에 의해 수행되게 되는 바, 상기 구성의 메모리셀에 있어서 상기 게이트절연층(17)중 최상부에 위치하는 제3층째의 산화실리콘응(16)의 두께가 30Å이하인 15Å으로 설절되어 있기 때문에, 데이터소거시에 부유게이트(13)에서 제어게이트(18)로 광전류가 잘 흐르게 되어 통상의 연소산화법으로 형성되는 30Å 이상의 두께의 산화실리콘층을 사용하는 것과 비교하여 단시간에 데이터를 소거할 수 있게 된다.
제2도는 종래의 메모리셀과 상기 제1도의 메모리셀에 있어서 데이텃거특성을 함께 나타낸 비교특성도로서, 도면중의 특성 a는 3층구조의 게이트절연층 최상부의 산화실리콘츠으이 두께가 15Å으로 설정되어 있는 상기 제1도의 메로미셀에 관한 것이고, 특성 b는 3층구조의 최상부의 산화실리콘층의 두께가 60Å으로 설정되어 있는 종래의 메모리셀의 경우에 관한 것이다. 일반적으로 EPROM에서 데이터의 소거시간 T(분)는 부유게이트에 잔류하고 있는 전하량의 비율 S가 최초의 1/10로 감소하는데까지 걸리는 시간이 하나의 기준으로 된다.
상기 제1도의 메로미셀의 소거시간 Ta는 제2도에 도시된 것처럼 종래의 메모리셀의 소거시간 Tb의 거의 반정도로 감소된다.
제3도는 상기 3층구조의 게이트절연층(17)에 있어서 최상부에 있는 제3층째 산화실리콘층(16)의 두께 t(Å)와 데이터의 소거시간 T와의 관계를 나타낸 특성도로서, 도면에 도시된 바와 같이 두께가 30Å을 넘는 경우에는 소거시간 T가 거의 일정하고, 30Å 이하에서는 급격히 짧아지며, 20Å이하에서는 낮은치로서 일정한다. 즉, 상기 산화실리콘층(16)의 두께 t를 30Å이하로 설정함으로써 소거시간의 단축을 도모할 수 있다. 또한 상기 산화실리콘층(16)의 두께 t를 20Å이하로 설장하면 소거시간을 현저히 단축시킬 수 있다.
또한 상기한 바와 같이 3층구조의 게이트절연층(17)중 제1층째의 산화시릴콘층(14)의 두께가 150Å 정도로 설정되고 제2층째의 질화실리콘층(15)의두께가 150Å에 설정되어 있을 때에는, 최상부의 제3층째의 산화실리콘층(16)의 두께를 10Å보다도 더 얇게하면 절연내압이 낮아져 좋지 않게 된다.
다음에는 제1도에 도시된 메모리셀의 제조방법을 제4a,d도의 단면도를 이용하여 공정순에 따라 설명한다.
먼저, P형 실리콘으로 이루어진 기판(10)의 표면에 선택산화법에 의해 필드절연층(11)을 형성한 후 900℃로 열처리를 하고 기판(10)의 소자영역의 표면에 두께가 200Å 정도인 산화실리콘층(31)을 형성한다. 다음에 전체면에 두께가 4000Å인 다결정실리콘층(32)을 퇴적한 후, 900℃에서 POCl3를 확산원으로 사용하여 그 다결정실리콘층(32)에 인을 확산시킨다(제4a도).
다음에 1000℃ 의 희석산화법에 의해 상기 다결정실리콘층(32)의 표면을 산화하여 산화실리콘층(14)에 예컨대 150Å정도의 두께로 형성한다. 이어 그위에 질화실리콘층(15)을 LP-CVD법(減壓化學的氣相成長法 )에 의해 예컨대 150Å의두께로 퇴적한다. 또한 그 표면을 950℃의건조산소분위기중에서 80분정도 처리하여 상기 질화실리콘층(15)의 표면에 15Å 정도의두께의 산화실리콘층(16)을 형성한다(제4b도).
이어 사진식각법에 의해 상기 다결정실리콘층(33)과 그 밑부분의 산화실리콘층(16), 질화실리콘층(15), 산화실리콘층(14), 다결정실리콘층(32) 및 산화실리콘층(31)을 순차선택에칭한다. 그 결과 기판(10)위에는 상기 산화실리콘층(31)으로 이루어진 게이트절연층(12)을 매개하여, 상기 다결정실리콘층(32)으로 이루어진 부유게이트(13)가 형성된다. 또한 부유게이트(13)위에는 상기 산화실리콘층(14) 질화실리콘층(15) 및 산화실리콘층(16)의 3층구조로 이루어진 게이트절연층(17)을 매개하여 상기 다결정실리콘층(33)으로 이루어진 제어게이트(18)가 구성된다. 이어 그 제어게이트(18)를 마스크로 사용하여 기판(10)의 표면에 비소를 선택적으로 이온주입하고, 그후 활성화시키는 것에 의해 N+형의 소오스영역(21) 및 드레인영역(22)을 형성한다(제 4d도).
이후에는 건조산화분위기중에서 950℃의 열산화를 실시하여 산화실리콘층(19)를 형성한다. 이어서 CVD법에 의해 인이 도포된 산화실리콘을 0.8㎛의 두께로 퇴적하여 상기 페시베이숀층(20)을 형성한 후 그 페시베이숀층(20)에 대해 사진식각법으로 상기 콘택트홀(23,24)을 뚫어준다. 이어 전체면에 알루미늄과 실리콘으로 이루어져 있으며 두께가 1.0㎛인 금속을 퇴적한 후, 패터닝(patterning)을 하여 상기 소오스도출전극층(25)과 드레인도출전극층(26)을 형성함으로써 상기 제1도와 같은 구조를 얻게 된다.
본 발명은 상기한 실시예에 한정되지 않고 여러 가지 변형이 가능한 것인바, 예컨대 상기 실시예에서는 제어게이트(13)를 구성하는 다결정실리콘층(32)의 막두께를 4000Å에 설정하여 그 층에 대해 인을 도프하는 경우에 대해 설명되어 있지만, 그 외에 비소라든지 보론등을 도프하여도 좋고 또한 막두께도 변경시킬 수도 있다. 또한 질화실리콘층(15)을 LP-CVD법으로 퇴적하는 경우에 대해 설명됐지만, 그 외에 직접질화법 또는 프라즈마(plasma)질화법에 의해 형성되는 것도 가능하다.
또한 상기 실시예에서는 3층구조의 게이트절연층(17)에 있어서 최상층의 산화실리콘층(16)은 아랫부분막인 질화실리콘층(15)의 표면을 950℃의 건조산소분이기중에서 80분정도 열처리하는 것에 의해 형성되는 겅우에 대해 설명했지만, 이것은 30Å 이하의 막두께를 얻을 수 있다면 어떠한 방법으로 형성시켜도 관계가 없다. 또한 제어게이트(18)는 다결정실리콘을 사용하여 구성되는 경우에 대해 설명했지만 그것은 고융점금속실리사이드층과 다결정실리콘층과의 2층구조로 이루어진 고융점 금속폴리사이드층을 사용하여 구성해도 좋다.
Claims (4)
- 부유게이트(13)와, 게이트절연층(17)을 매개하여 상기 부유게이트(13)위에 설치된 제어게이트(18)를 구비하고, 상기 게이트절연층(17)이 제1산화실리콘층(14)과 이 제1산화실리콘층(14)위에 설치된 질화실리콘층(15) 및 이 질화실리콘층(15)위에 설치된 제2산화실리콘층(16)으로 이루어진 3층구조의 절연층으로 구성되어 있는 자외선소거형 불휘발성 반도체장치에 있어서, 상기 제2산화실리콘층(16)의 두께가 30Å 이하로 설정되어 있는 것을 특징으로 하는 자외선소거형 불휘발성 반도체장치.
- 제1항에 있어서, 상기 제2산화실리콘층(16)의 두께가 20Å 이하로 설정되어 있는 것을 특징으로 하는 자외선소거형 불휘발성 반도체장치.
- 제1항에 있어서, 상기 제1산화실리콘층(14) 및 상기 질화실리콘층(15) 각각의 두께가 100Å에서 200Å까지의 범위내에 설정되어 있을 때에 상기 제2산화실리콘층(16)의 두께가 1Å 이상으로 설정되어 있는 것을 특징으로 하는 자외선소거형 불휘발성 반도체장치.
- 제1항에 있어서, 상기 제2산화실리콘층(16)이 그 아랫부분의 질화실리콘층(15)의 표면을 산화시킴으로써 얻어지는 열산화층으로 구성되어 있는 것을 특징으로 하는 자외선소거형 불휘발성 반도체장치.
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