JPH03148875A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03148875A JPH03148875A JP28838489A JP28838489A JPH03148875A JP H03148875 A JPH03148875 A JP H03148875A JP 28838489 A JP28838489 A JP 28838489A JP 28838489 A JP28838489 A JP 28838489A JP H03148875 A JPH03148875 A JP H03148875A
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Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に置換え可能な半導体
不揮発性メモリーの構造に関する。
不揮発性メモリーの構造に関する。
従来の半導体メモリーのパッシベーション膜は、第２図
に示されるように酸化膜単層である。半導体不揮発性メ
モリーにおいては、データを書込んだ後データが保持さ
れなければならないが、高い湿度下に放置した場合に書
込んだデータの消失が懸命される。そのため、バッジベ
ージジン膜として、耐湿性の高い窒化膜を用いることが
必要である。
に示されるように酸化膜単層である。半導体不揮発性メ
モリーにおいては、データを書込んだ後データが保持さ
れなければならないが、高い湿度下に放置した場合に書
込んだデータの消失が懸命される。そのため、バッジベ
ージジン膜として、耐湿性の高い窒化膜を用いることが
必要である。
しかし、パブシペ−シヨン膜として、耐湿性の高い窒化
膜のみを用いた場合、データの書込みと消去を繰返し行
なうことによって生じる不良の発生開度が高くなるとい
う課題がある。
膜のみを用いた場合、データの書込みと消去を繰返し行
なうことによって生じる不良の発生開度が高くなるとい
う課題がある。
これは、バッジベージジン膜として用いた窒化膜のスト
レスにより、書込みと消去を繰返しているうちに、ブロ
ーティングゲート下の絶縁膜が破壊されるため、データ
の書込みおよび消去が不可能になる。
レスにより、書込みと消去を繰返しているうちに、ブロ
ーティングゲート下の絶縁膜が破壊されるため、データ
の書込みおよび消去が不可能になる。
そこで、本発明は、このような課題を解決するもので、
その目的とするところは、ストレスの少ないパッシベー
ション膜を形成し、耐湿性に優れ、メモリーのデータ書
込み及び消去の繰返しによる不良が起きにくい半導体不
揮発性メモリーを提供するところにある。
その目的とするところは、ストレスの少ないパッシベー
ション膜を形成し、耐湿性に優れ、メモリーのデータ書
込み及び消去の繰返しによる不良が起きにくい半導体不
揮発性メモリーを提供するところにある。
１）半導体基板上にフローティングゲートおよび、制御
ゲートを有する半導体不揮発性メモリーのパブシペ−シ
ヨン膜を複数の異なる膜で構成することを特徴とする特
許 ２）特許請求の範囲第１項記載の半導体装置において、
前記バッシペ−シラン膜の最下層を二酸化ケイ素膜で形
成し、前記二酸化ケイ素膜より上層の膜を窒化膜で形成
することを特徴とする特ｖ）特許請求の範囲第１項記載
の半導体装置において、前記パッシベーション膜の二酸
化ケイ素膜と窒化膜の膜厚比が２：１以上であることを
特徴とする特 ＊作 用〕 本発明の上記の構成によれば、パッシベーション膜とし
て用いられた窒化膜は、下層の二酸化ケイ素膜の膜厚に
比べて薄いため、窒化膜のもつストレスが二酸化ケイ素
膜によって吸収され、メモリーセルのフローティングゲ
ートに加わるストレスは緩和される。このため、データ
の書込みおよび消去の繰返しによって起こる不良発生の
頻度は下がる。
ゲートを有する半導体不揮発性メモリーのパブシペ−シ
ヨン膜を複数の異なる膜で構成することを特徴とする特
許 ２）特許請求の範囲第１項記載の半導体装置において、
前記バッシペ−シラン膜の最下層を二酸化ケイ素膜で形
成し、前記二酸化ケイ素膜より上層の膜を窒化膜で形成
することを特徴とする特ｖ）特許請求の範囲第１項記載
の半導体装置において、前記パッシベーション膜の二酸
化ケイ素膜と窒化膜の膜厚比が２：１以上であることを
特徴とする特 ＊作 用〕 本発明の上記の構成によれば、パッシベーション膜とし
て用いられた窒化膜は、下層の二酸化ケイ素膜の膜厚に
比べて薄いため、窒化膜のもつストレスが二酸化ケイ素
膜によって吸収され、メモリーセルのフローティングゲ
ートに加わるストレスは緩和される。このため、データ
の書込みおよび消去の繰返しによって起こる不良発生の
頻度は下がる。
第１図は、本発明の−実施Ｎ、Ｊこおける断面図であり
、以下に詳細に説明する。
、以下に詳細に説明する。
まず、製造方法を主要工程に従って順次説明する。
Ｐ型シリコン基板１０１にシリコン窒化膜を１６００Ａ
程度堆積した後、写真食刻法により素子形成領域のみに
、シリコン窒化膜を残し、更にレジストを塗布し、写真
食刻法によりＰ型ストッパ彩成領域のレジスト開口を行
なった後、エネルギー４０ＫｅＶ、ドーズ量Ｉ Ｘ １
０ ”ｃ ｍ−の条件でＢ（ボロン）をイオン注入し、
次いで、レジストを除去してから熱処理をしてＰチャネ
ルストブバ領域１１２を形成する。
程度堆積した後、写真食刻法により素子形成領域のみに
、シリコン窒化膜を残し、更にレジストを塗布し、写真
食刻法によりＰ型ストッパ彩成領域のレジスト開口を行
なった後、エネルギー４０ＫｅＶ、ドーズ量Ｉ Ｘ １
０ ”ｃ ｍ−の条件でＢ（ボロン）をイオン注入し、
次いで、レジストを除去してから熱処理をしてＰチャネ
ルストブバ領域１１２を形成する。
それから、シリコン窒化膜をマスクとして９５０℃のウ
ェット酸化により、選択的にフィールド酸化を行ない厚
さ約１μｍのＬＯＣＯＳ酸化膜１０９を形成する。つい
で、シリコン窒化膜を除去し、活性化領域にシリコン酸
化膜を１０００℃の酸素雰囲気中でドライ酸化を行ない
、４００Ａ程度形成し、写真食刻法によりトンネル領域
およびコントロールゲートとなる予定の領域を開口し、
エネルギー８０ＫｅＶ、ドーズＪ１４Ｘ１０”ｃｍ−２
の条件でＰ（リン）をイオン注入する。そし、 て、レ
ジストを除去した後、１１００℃の酸素雰囲気中でドラ
イ酸化により、約６００Ａのゲート酸化膜１１３を形成
する。次いで、写真食刻法により、メモリートランジス
タおよび選択用トランジスタのしきい値電圧を調整する
ためにＢ（ボロン）のイオン注入を行なう。それから、
写真食刻法によりトンネル領域１０４を開口し、シリコ
ン酸化膜を沸酸により除去した後、９００℃の酸素雰囲
気中でドライ酸化によりトンネル領域１０４に１００Ａ
程度のシリコン酸化膜１０７を形成する。
ェット酸化により、選択的にフィールド酸化を行ない厚
さ約１μｍのＬＯＣＯＳ酸化膜１０９を形成する。つい
で、シリコン窒化膜を除去し、活性化領域にシリコン酸
化膜を１０００℃の酸素雰囲気中でドライ酸化を行ない
、４００Ａ程度形成し、写真食刻法によりトンネル領域
およびコントロールゲートとなる予定の領域を開口し、
エネルギー８０ＫｅＶ、ドーズＪ１４Ｘ１０”ｃｍ−２
の条件でＰ（リン）をイオン注入する。そし、 て、レ
ジストを除去した後、１１００℃の酸素雰囲気中でドラ
イ酸化により、約６００Ａのゲート酸化膜１１３を形成
する。次いで、写真食刻法により、メモリートランジス
タおよび選択用トランジスタのしきい値電圧を調整する
ためにＢ（ボロン）のイオン注入を行なう。それから、
写真食刻法によりトンネル領域１０４を開口し、シリコ
ン酸化膜を沸酸により除去した後、９００℃の酸素雰囲
気中でドライ酸化によりトンネル領域１０４に１００Ａ
程度のシリコン酸化膜１０７を形成する。
そして、全面に約４０００Ａの厚さに多結晶性シリコン
層を形成し、Ｐ（リン）又はＡｓ（ヒ素）を拡散したの
ち、写真食刻法により、ゲート電極１０２ｂおよびブロ
ーティングゲート１０２ａを形成する。次に写真食刻に
よりレジストおよびゲート電極をマスクとしてｎチャネ
ル形成領域にエネルギー８０ＫｅＶ、ドーズ量５Ｘ１０
”ｃｍ−”の条件でＰ（リン）のイオン打込みを行ない
ｎ型低濃度拡散層１０５を形成し、オフセット領域の下
地を形成する。その後、写真食刻により、ゲート電極を
掩うレジストを塗布した後、このレジストをマスクとし
てエネルギー８０ＫｅＶ、ドーズｎ４Ｘ１０”ｃｍ−”
の条件でＰ（リン）ノイオン打込みを行ないソース／ド
レイン領域のｎ型高濃度拡散層を形成する。次に、全面
に層間絶縁膜である第２フィールド領域用のＰＳＧ膜を
堆積する。
層を形成し、Ｐ（リン）又はＡｓ（ヒ素）を拡散したの
ち、写真食刻法により、ゲート電極１０２ｂおよびブロ
ーティングゲート１０２ａを形成する。次に写真食刻に
よりレジストおよびゲート電極をマスクとしてｎチャネ
ル形成領域にエネルギー８０ＫｅＶ、ドーズ量５Ｘ１０
”ｃｍ−”の条件でＰ（リン）のイオン打込みを行ない
ｎ型低濃度拡散層１０５を形成し、オフセット領域の下
地を形成する。その後、写真食刻により、ゲート電極を
掩うレジストを塗布した後、このレジストをマスクとし
てエネルギー８０ＫｅＶ、ドーズｎ４Ｘ１０”ｃｍ−”
の条件でＰ（リン）ノイオン打込みを行ないソース／ド
レイン領域のｎ型高濃度拡散層を形成する。次に、全面
に層間絶縁膜である第２フィールド領域用のＰＳＧ膜を
堆積する。
そして、写真食刻法により、ソース／ドレイン引出し用
のコンタクトホールを形成したのち、電極配線用のＡＭ
（アルミニウム）をスパッタし、写真食刻法による
アルミ配線のパターニングヲ行なう。
のコンタクトホールを形成したのち、電極配線用のＡＭ
（アルミニウム）をスパッタし、写真食刻法による
アルミ配線のパターニングヲ行なう。
それから、パッシベーション膜の下層膜としてＰＳＧ膜
をＣＶＤ法により２μｍ程度堆積し、次いで、写真食刻
法により、配線取出し口を開口し弗酸などによりエッチ
ングを行ない、配線取出し口のＰＳＧ膜を除去する。
をＣＶＤ法により２μｍ程度堆積し、次いで、写真食刻
法により、配線取出し口を開口し弗酸などによりエッチ
ングを行ない、配線取出し口のＰＳＧ膜を除去する。
そして、プラズマＣＶＤ法により、シリコン窒化膜を０
．５μｍ程度堆積し、その後、写真食刻法により、配線
取出し口のレジストを開口する。
．５μｍ程度堆積し、その後、写真食刻法により、配線
取出し口のレジストを開口する。
次いでＣＦ４などのガスによりシリコン窒化膜をエッチ
ングして、第１図（ｂ）のメモリーセルが完成する。
ングして、第１図（ｂ）のメモリーセルが完成する。
このようにして得られたメモリーセルは、メモリーセル
上の被膜の熱膨率の差などから、ストレスを受けること
になる。パッシベーション膜として使われるプラズマ窒
化膜はシリコン表面に対して与える応力が大きいため、
ＰＳＧ膜などのシリコン酸化膜に比べてストレスが大き
いと考えられる。また、その膜厚が厚い程、応力が強く
なり、ストレスも大きくなる。そのため、窒化膜の膜厚
を薄くすることと、窒化膜の下層に比較的ストレスの少
ないＰＳＧ膜などのシリコン酸化膜を下層に形成する。
上の被膜の熱膨率の差などから、ストレスを受けること
になる。パッシベーション膜として使われるプラズマ窒
化膜はシリコン表面に対して与える応力が大きいため、
ＰＳＧ膜などのシリコン酸化膜に比べてストレスが大き
いと考えられる。また、その膜厚が厚い程、応力が強く
なり、ストレスも大きくなる。そのため、窒化膜の膜厚
を薄くすることと、窒化膜の下層に比較的ストレスの少
ないＰＳＧ膜などのシリコン酸化膜を下層に形成する。
ここで、比較的ストレスの少ないシリコン酸化膜のみに
より、パブシペ−シヨン膜を構成しない理由は、高い湿
度下において、データ保持能力が窒化膜に比べてシリコ
ン酸化膜の方が劣るためである。
より、パブシペ−シヨン膜を構成しない理由は、高い湿
度下において、データ保持能力が窒化膜に比べてシリコ
ン酸化膜の方が劣るためである。
また、パッシベーション膜のストレスがメモリーの信頼
性に次のような影響を与える。
性に次のような影響を与える。
メモリーにデータの書込みと消去を繰返すとその繰返し
回数に応じて、累積不良率が増えていく。
回数に応じて、累積不良率が増えていく。
パブシペ−シヨン膜の窒化膜と酸化膜の比率をパラメー
タとして、横軸に書込み・消去回数をとり、縦軸に累積
不良率をとったものを第３図に示す。
タとして、横軸に書込み・消去回数をとり、縦軸に累積
不良率をとったものを第３図に示す。
３０１．３０２．３０３は、パッシベーション膜として
の窒化膜の膜厚が２μｍ、１μｍ、０．５μｍのもので
あり、シリコン酸化膜の膜厚は、２μｍである。この図
に示す通り、窒化膜の膜厚比が大きくなるに従い不良に
なり易い。
の窒化膜の膜厚が２μｍ、１μｍ、０．５μｍのもので
あり、シリコン酸化膜の膜厚は、２μｍである。この図
に示す通り、窒化膜の膜厚比が大きくなるに従い不良に
なり易い。
このように、窒化膜が下層のシリコン酸化膜に対して薄
い方がメモリーセルに与えるストレスが緩和されるため
に、データの書込みと消去を繰返すことによって起こる
不良が少なく、高信頼性を有する。
い方がメモリーセルに与えるストレスが緩和されるため
に、データの書込みと消去を繰返すことによって起こる
不良が少なく、高信頼性を有する。
ここで、書込み・消去の繰返しを１０５回行なった時に
、累積不良率が０．１％以下を基準と考えるとシリコン
酸化膜と窒化膜の膜厚比は、２：１以上が必要である。
、累積不良率が０．１％以下を基準と考えるとシリコン
酸化膜と窒化膜の膜厚比は、２：１以上が必要である。
以上、述べたように、本発明の半導体装置では、パブシ
ペ−シヨン膜として、上層に窒化膜を配したことにより
、耐湿性の高いパブシペ−シヨン膜とし、窒化膜の下に
、シリコン酸化膜を配したことにより、データの書込み
と消去の繰返しによって起こる不良を低減することがで
きる。
ペ−シヨン膜として、上層に窒化膜を配したことにより
、耐湿性の高いパブシペ−シヨン膜とし、窒化膜の下に
、シリコン酸化膜を配したことにより、データの書込み
と消去の繰返しによって起こる不良を低減することがで
きる。
尚、本発明の実施例では、パッシベーション膜の下層を
ＰＳＧ膜を用いたが、ＮＳＣ膜やＢＰＳＧ膜などを用い
ても同様の効果が得られる。
ＰＳＧ膜を用いたが、ＮＳＣ膜やＢＰＳＧ膜などを用い
ても同様の効果が得られる。
第１図（ａ）、（ｂ）は、本発明のパッシベーション膜
を用いた半導体不揮発性メモリーの一実施例を示す平面
図および断面図。 第２図は、従来のパッシベーション膜を用いた半導体不
揮発性メモリーの断面図。 第３図は、パブシペ−シヨン膜の構成によって半導体不
揮発性メモリーのデータの書込み・消去の繰返し回数と
累積不良率の関係を示した図。 １０１ａ、１０１ｂツース／ドレイン領域の拡散層 １０２．２０２・・・選択用トランジスタのゲート １０２ａ、２０２ａ・メモリートランジスタのフローテ
ィングゲート １０３．２０３・・・メモリートランジスタのコントロ
ールゲート １０４．２０４・・・トンネル領域の拡散層１０５．２
０５・・・トランジスタのオフセット領域 １０６．２０６・・・シリコン基板 １０７．２０７・・−トンネル酸化膜 １０８．２０８・・ツース／ドレイン領域の拡散層 １０９．２０９・・・ＬＯＣＯＳ酸化膜１１０．２１０
・・・アルミ配線層 １１１．２１．１・・・パッシベーション膜１１２．２
１２・・・チャネルストッパー１１３．２１３・・・ゲ
ート酸化膜 １１３ａ、２１３ａ・コントロールゲート上のシリコン
酸化膜 １１４．２１４・・・層間絶縁膜 １１５・・・・・・・パッシベーション膜３０Ｌ３０２
．３０３ ・・￥パッシベーション膜の構 造によるデータの書込み ・消去繰返し回数に対す る累積不良率 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）、ＪＯ！ 口−−一一四＝−二円一口 ［〔膏コトノ０１，１． 。 、２１０ 奉 ｉｏｉ ）ρｚ１．
、ｉｊ／／／
を用いた半導体不揮発性メモリーの一実施例を示す平面
図および断面図。 第２図は、従来のパッシベーション膜を用いた半導体不
揮発性メモリーの断面図。 第３図は、パブシペ−シヨン膜の構成によって半導体不
揮発性メモリーのデータの書込み・消去の繰返し回数と
累積不良率の関係を示した図。 １０１ａ、１０１ｂツース／ドレイン領域の拡散層 １０２．２０２・・・選択用トランジスタのゲート １０２ａ、２０２ａ・メモリートランジスタのフローテ
ィングゲート １０３．２０３・・・メモリートランジスタのコントロ
ールゲート １０４．２０４・・・トンネル領域の拡散層１０５．２
０５・・・トランジスタのオフセット領域 １０６．２０６・・・シリコン基板 １０７．２０７・・−トンネル酸化膜 １０８．２０８・・ツース／ドレイン領域の拡散層 １０９．２０９・・・ＬＯＣＯＳ酸化膜１１０．２１０
・・・アルミ配線層 １１１．２１．１・・・パッシベーション膜１１２．２
１２・・・チャネルストッパー１１３．２１３・・・ゲ
ート酸化膜 １１３ａ、２１３ａ・コントロールゲート上のシリコン
酸化膜 １１４．２１４・・・層間絶縁膜 １１５・・・・・・・パッシベーション膜３０Ｌ３０２
．３０３ ・・￥パッシベーション膜の構 造によるデータの書込み ・消去繰返し回数に対す る累積不良率 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）、ＪＯ！ 口−−一一四＝−二円一口 ［〔膏コトノ０１，１． 。 、２１０ 奉 ｉｏｉ ）ρｚ１．
、ｉｊ／／／
Claims (3)
- （１）半導体基板上にフローティングゲートおよび、制
御ゲートを有する半導体不揮発性メモリーのパッシベー
ション膜を複数の異なる膜で構成することを特徴とする
半導体装置。 - （２）前記パッシベーション膜の最下層を二酸化ケイ素
膜で形成し、前記二酸化ケイ素膜より上層の膜を窒化膜
で形成することを特徴とする請求項１記載の半導体装置
。 - （３）前記パッシベーション膜の二酸化ケイ素膜と窒化
膜の膜厚比が２：１以上であることを特徴とする請求項
１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28838489A JPH03148875A (ja) | 1989-11-06 | 1989-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28838489A JPH03148875A (ja) | 1989-11-06 | 1989-11-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148875A true JPH03148875A (ja) | 1991-06-25 |
Family
ID=17729505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28838489A Pending JPH03148875A (ja) | 1989-11-06 | 1989-11-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148875A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326327A (ja) * | 1993-05-17 | 1994-11-25 | Nec Corp | 薄膜および薄膜の製造方法 |
| JP2006302950A (ja) * | 2005-04-15 | 2006-11-02 | Renesas Technology Corp | 不揮発性半導体装置および不揮発性半導体装置の製造方法 |
-
1989
- 1989-11-06 JP JP28838489A patent/JPH03148875A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326327A (ja) * | 1993-05-17 | 1994-11-25 | Nec Corp | 薄膜および薄膜の製造方法 |
| JP2006302950A (ja) * | 2005-04-15 | 2006-11-02 | Renesas Technology Corp | 不揮発性半導体装置および不揮発性半導体装置の製造方法 |
| US8211777B2 (en) | 2005-04-15 | 2012-07-03 | Renesas Electronics Corporation | Method of manufacturing nonvolatile semiconductor device |
| US8669172B2 (en) | 2005-04-15 | 2014-03-11 | Renesas Electronics Corporation | Method of manufacturing nonvolatile semiconductor device |
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