KR101522906B1 - 개선된 디바이스 특성들을 갖는 네이티브 디바이스들 및 제조 방법들 - Google Patents
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Abstract
네이티브 디바이스를 제조하기 위한 방법이 제시된다. 방법은, 내부 마커 영역의 외부 에지에서 시작하여 기판 위에 게이트 구조를 형성하는 단계 ―게이트 구조는 세로 방향으로 연장함―, MDD 임플란트들을 수행하는 단계 ―각 임플란트는 게이트 구조에 대해 상이한 진로을 이용하여 수행됨―, 및 포켓 임플란트들을 수행하는 단계 ―각 임플란트는 게이트 구조에 대해 상이한 진로을 이용하여 수행되며, 포켓 임플란트들의 농도들은 이 진로들에 기초하여 변함―를 포함한다. 내부 마커 영역, 내부 마커 영역을 둘러싸는 활성 외부 영역, 내부 마커 영역에 커플링되는 게이트 구조, 및 활성 외부 영역 내에 위치되는 제 1 및 제 2 소스/드레인 임플란트들을 포함하는, 네이티브 디바이스로서 제조되는 트랜지스터가 제시되며, 게이트 구조는 제 1 소스/드레인 임플란트와 제 2 소스/드레인 임플란트 사이에 삽입된다.
Description
개시된 실시예들은 일반적으로 반도체 디바이스들 및 그의 제조에 관한 것이다. 더 구체적으로, 실시예들은 채널에서 감소된 도펀트 농도를 갖는 포켓 임플란트(poket implant)로 제조되는 네이티브(native) 디바이스들에 관한 것이다.
네이티브 디바이스는 통상의 MOS 트랜지스터들에서 발견되는 바와 같은 채널 영역에서의 임계치 조정 도펀트들 없이 형성될 수 있는 NMOS 트랜지스터들을 포함할 수 있다. 예를 들어, 네이티브 NMOS 트랜지스터는 통상의 NMOS 디바이스에서 전형적으로 이용되는 PWELL 및 VTN 임플란트들 없이 제조될 수 있다. 임계치 조정 도펀트들의 이러한 제거는 채널 내에서의 전하 캐리어들의 이동성을 개선할 수 있다. 증가된 이동성은 임계 전압(VT) 및 바디 효과(body effect)를 감소시킬 수 있고, 디바이스의 트랜스컨덕턴스(gm)를 더욱 증가시킬 수 있으며, 이는 아날로그 및 혼합 신호 애플리케이션들에 대해 유익할 수 있다.
통상의 네이티브 디바이스들은 전형적으로 또한, 쇼트 채널 효과(short channel effect)를 제어하기 위해 포켓 임플란트들(또한 할로(halo) 임플란트들이라 불림)을 포함한다. 그러나, 디바이스 치수들의 축소 및 더 고농도의(heavier) 포켓 임플란트들의 이용으로, 네이티브 디바이스의 채널 이동성은 감소하고 있다. 따라서, 네이티브 제조를 이용하여 낮은 VT와 높은 gm을 달성하는 것이 점점 더 어려워지고 있다. 더욱이, 이러한 감소된 이동성은 또한, 인접한 디바이스들 간의 특성들의 변화들을 증가시킬 수 있다. 요약하면, 포켓 임플란트들의 고농도 도핑(heavy doping)은 네이티브 제조 방식을 이용하기 위한 원래의 목적을 위반할 수 있다.
따라서, 제조된 디바이스들 간의 개선된 일관성, 낮은 임계 전압들 및 높은 트랜스컨덕턴스를 유지하기 위해 디바이스 채널 내의 도펀트 농도를 감소시킬 수 있는 네이티브 디바이스들에 대한 제조 기술들이 필요하다.
본 개시물의 개시된 실시예들은 개선된 디바이스 특성들을 갖는 네이티브 디바이스들을 제조하기 위한 방법들에 관한 것이다.
네이티브 디바이스를 제조하기 위한 실시예가 설명된다. 본 실시예는 내부 마커 영역의 외부 에지에서 시작하여 기판 위에 게이트 구조를 형성하는 단계를 포함할 수 있으며, 여기서 게이트 구조는 세로 방향(longitudinal direction)으로 연장된다. 방법은 중간 도핑 드레인(Medium Doped Drain: MDD) 임플란트들을 수행하는 단계를 더 포함할 수 있으며, 여기서 각 임플란트는 게이트 구조에 대해 상이한 진로(orientation)을 이용하여 수행된다. 방법은 또한 포켓 임플란트들을 수행하는 단계를 포함할 수 있으며, 여기서 각 임플란트는 게이트 구조에 대해 상이한 진로을 이용하여 수행되며, 추가로 포켓 임플란트들의 농도들은 이 진로들에 기초하여 변화한다. 소스 드레인 임플란트들을 수행할 때, 상술한 실시예는 게이트 구조의 세로 방향에 실질적으로 평행한 제 1 세트의 진로들로부터 MDD 임플란트들을 수행하는 단계; 및 게이트 구조의 세로 방향에 실질적으로 수직인 제 2 세트의 진로들로부터 MDD 임플란트들을 수행하는 단계를 더 포함할 수 있다. 포켓 임플란트들을 수행할 때, 실시예는 게이트 구조의 세로 방향에 실질적으로 평행한 제 1 세트의 진로들로부터 포켓 임플란트들을 수행하는 단계, 및 게이트 구조의 세로 방향에 실질적으로 수직인 제 2 세트의 진로들로부터 포켓 임플란트들을 수행하는 단계를 더 포함할 수 있다.
다른 실시예에서, 네이티브 디바이스로서 제조되는 트랜지스터가 설명된다. 실시예는 내부 마커 영역 및 내부 마커 영역을 둘러싸는 활성 외부 영역을 포함할 수 있다. 본 실시예는 내부 마커 영역에 커플링되는 게이트 구조 및 활성 외부 영역 내에 위치되는 제 1 소스/드레인 임플란트를 더 포함할 수 있다. 트랜지스터는 또한 활성 외부 영역 내에 위치되는 제 2 소스/드레인 임플란트를 포함할 수 있으며, 여기서 게이트 구조는 제 1 소스/드레인 임플란트와 제 2 소스/드레인 임플란트 사이에 삽입된다.
실시예들의 설명을 돕기 위해 제시되는 첨부 도면들은 오로지 실시예들의 예시를 위해 제공되는 것이며 실시예들의 제한을 위해 제공되는 것은 아니다.
도 1a는 통상의 네이티브 디바이스의 부분들을 도시하는 측면도(side elevation illustration)이다.
도 1b는 도 1a에 도시되는 통상의 네이티브 디바이스의 상면도이다.
도 2a는 감소된 포켓 임플란트들을 갖는 예시적인 네이티브 디바이스의 부분들을 도시하는 측면도이다.
도 2b는 도 2a에 도시된 예시적인 네이티브 디바이스를 도시하는 상면도이다.
도 3은 감소된 포켓 임플란트들을 갖는 예시적인 네이티브 디바이스의 다양한 임플란트 기하학구조들을 도시하는 측면도이다.
도 4a는 포켓 임플란트들이 채널 영역에 도달하는 것이 방지되는 진로들에 대한 임플란트 기하학구조들을 도시하는 상면도이다.
도 4b는 포켓 임플란트들이 채널 영역에 도달하도록 허용되는 진로들에 대한 임플란트 기하학구조들을 도시하는 상면도이다.
도 5는 감소된 농도 포켓 임플란트들을 갖는 네이티브 디바이스를 제조하기 위한 예시적인 프로세스를 도시하는 간략한 흐름도이다.
도 1b는 도 1a에 도시되는 통상의 네이티브 디바이스의 상면도이다.
도 2a는 감소된 포켓 임플란트들을 갖는 예시적인 네이티브 디바이스의 부분들을 도시하는 측면도이다.
도 2b는 도 2a에 도시된 예시적인 네이티브 디바이스를 도시하는 상면도이다.
도 3은 감소된 포켓 임플란트들을 갖는 예시적인 네이티브 디바이스의 다양한 임플란트 기하학구조들을 도시하는 측면도이다.
도 4a는 포켓 임플란트들이 채널 영역에 도달하는 것이 방지되는 진로들에 대한 임플란트 기하학구조들을 도시하는 상면도이다.
도 4b는 포켓 임플란트들이 채널 영역에 도달하도록 허용되는 진로들에 대한 임플란트 기하학구조들을 도시하는 상면도이다.
도 5는 감소된 농도 포켓 임플란트들을 갖는 네이티브 디바이스를 제조하기 위한 예시적인 프로세스를 도시하는 간략한 흐름도이다.
실시예들의 양상들은 다음의 설명 및 그와 같은 실시예들에 관해 관련된 도면들에 개시된다. 대안적인 실시예들이 본 발명의 범위를 이탈하지 않고 고안될 수 있다. 추가로, 실시예들의 잘-알려진 엘리먼트들은 관련 상세사항들이 모호해지지 않게 하기 위해 상세하게 설명되지 않거나 또는 생략될 것이다.
용어 "예시적인"은 본원에서 "예, 예증, 또는 예시로서 기능하는"을 의미하도록 이용된다. "예시적인" 것으로서 본원에 설명되는 임의의 실시예가, 반드시 다른 실시예들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다. 유사하게, 용어 "본 개시물의 실시예들"은 그 개시물의 모든 실시예들이 논의된 특징, 장점 또는 동작의 모드를 포함할 것을 요구하지 않는다.
본원에 이용되는 용어는 오로지 특정 실시예들만을 설명하기 위한 것이며 제한되게 의도되는 것은 아니다. 본원에 이용된 바와 같이, 단수 형태들(a, an 및 the)은, 그 문맥이 명백하게 다르게 표시하지 않는 한, 또한 복수 형태들을 포함하도록 의도된다. 본원에 이용될 때, 용어들 "포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)" 및/또는 "포함하는(including)"은, 서술된 특징들, 정수들, 단계들, 동작들, 엘리먼트들 및/또는 컴포넌트들의 존재를 특정하지만, 하나 또는 둘 이상의 다른 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들 및/또는 이들의 그룹들의 존재나 추가를 배제하지 않음이 추가로 이해될 것이다.
또한, 많은 실시예들이 예를 들어, 컴퓨팅 디바이스의 엘리먼트들에 의해 수행되는 동작들의 시퀀스들의 관점에서 설명된다. 본원에 설명된 다양한 동작들이 특정 회로들(예를 들어, 응용 주문형 집적 회로들(ASIC들))에 의해, 하나 또는 둘 이상의 프로세서들에 의해 실행되는 프로그램 명령들에 의해, 또는 이 둘 다의 조합에 의해 수행될 수 있음이 인식될 것이다. 부가적으로, 본원에 설명된 동작들의 이들 시퀀스는, 실행시에 연관된 프로세서로 하여금 본원에 설명된 기능을 수행하게 하는 대응하는 세트의 컴퓨터 명령들이 그 내부에 저장된 임의의 형태의 컴퓨터 판독가능한 저장 매체내에서 완전히 구체화되는 것으로 간주될 수 있다. 따라서, 본 발명의 다양한 양상들은 다수의 서로다른 형태들로 구체화될 수 있으며, 그 전부는 청구 대상의 범위 내에 있는 것으로 고려되었다. 추가로, 본원에 설명된 실시예들 각각에 대해, 임의의 그와 같은 실시예들의 대응하는 형태는 예를 들어, 설명된 동작을 수행"하도록 구성되는 논리"로서 본원에 설명될 수 있다.
도 1a는 통상의 네이티브 디바이스(100)의 부분들을 도시하는 측면도이다. 네이티브 디바이스(100)는 산화물 절연층(108)의 최상부에 형성될 수 있는 게이트 구조(102)를 가질 수 있다. 게이트 구조(102)는 폴리-실리콘 재료 또는 금속으로 만들어질 수 있다. 게이트 구조(102)의 각 측면 상에는, 게이트 밑의 채널에 관하여 폴리-실리콘 재료로부터 임플란트들을 분리하기 위해 측벽들(104)이 형성될 수 있다. 중간 도핑 드레인(MDD) 임플란트들(106)은 게이트 구조(102)의 양쪽(either side)에 형성될 수 있다. MDD 임플란트들(106) 밑에는, 고(high) 농도 포켓 임플란트들(110)이 형성될 수 있다. 고 농도 포켓 임플란트들(110) 아래에 형성될 수 있는 소스/드레인 임플란트들은 도시되지 않는다. MDD 임플란트들(106), 고 농도 포켓 임플란트들(110) 및 소스/드레인 임플란트들(도시되지 않음)은 디바이스의 내부 활성 영역(116) 내에 존재한다. 내부 활성 영역(116) 내에서, 디바이스의 게이트, 드레인 및 소스 임플란트들과 연관된 단자들에 적절한 전압들이 인가될 때, 전하 이송을 위한 채널 영역(112)이 생성될 수 있다. 영역(118)은 WELL/VT 임플란트들이 이 트랜지스터의 활성 영역(114)에 추가되는 것을 방지하기 위해 도출될 수 있는 네이티브 디바이스 마커 영역이다. 더욱이, 마커 영역(116)은, 또한 반도체 다이 상에 존재할 수 있는 논리 디바이스들로부터 네이티브 디바이스들을 분리시키기 위해 이용될 수 있다.
도 1b는 도 1a에 도시되는 통상의 네이티브 디바이스(100)의 상면도이다. 게이트 구조(102)의 세로 범위는 디바이스의 내부 활성 영역을 넘어 연장된다(extend over). 통상의 네이티브 디바이스에서, 활성 영역(116)은 마커 영역 내에 포함된다. 마커 영역(118)의 외부 에지는 디바이스의 제조 동안 MDD 마스크가 배치되는 위치를 결정한다. MDD 마스크는 내부 활성 영역(116)에서의 임플란트 재료의 농도를 제어하기 위해 이용될 수 있다. 고 농도 포켓 임플란트들(110)은 쇼트 채널 효과를 제어하기 위해 내부 활성 영역(116)에 배치될 수 있다. 그러나, 이들 임플란트들로부터 발생하는 도펀트들의 더 높은 농도는 네이티브 디바이스(100)의 다양한 파라미터들에 악영향을 미칠 수 있다. 그와 같은 파라미터들은 디바이스의 임계 전압(VT) 및 트랜스컨덕턴스(gm)를 포함할 수 있다.
본 개시물의 실시예들은, 상기 고 농도 포켓 임플란트들의 농도를 감소시킴으로써 이 고농도 포켓 임플란트들의 앞서언급된 악영향들을 해결할 수 있으면서 동시에, 전하 채널 효과를 제어하는 이들의 유용한 목적을 유지하는, 네이티브 디바이스들에 관한 것이다. 이는 예를 들어, 도 1a 및 1b에서 상기에 도시된 통상의 어레인지먼트(arrangement)에서 마커 영역들과 활성 영역의 기하학구조를 도치(invert)시킴으로써 달성될 수 있다. 구체적으로, 실시예들에서, 마커 영역은 네이티브 디바이스의 활성 영역에 의해 둘러싸일 수 있다. 이러한 변화는, 제조 동안 디바이스의 폴리-실리콘 게이트에 더 근접하게 이격되는 마스크들의 배치를 허용한다. 마스크의 더 근접한 배치는, 포켓 임플란트들과 연관된 임플란트 동작들은 방해하지만, 활성 영역에서 MDD 임플란트를 형성하기 위해 후속하는 임플란트 동작들을 허용하는 제조 기하학구조를 산출할 수 있다. 따라서 이러한 새로운 어레인지먼트는 네이티브 디바이스의 특성들을 개선하기 위해 활성 영역에서의 포켓 임플란트들의 농도를 감소시킬 수 있다. 더욱이, 이 어레인지먼트는 디바이스의 제조 동안 추가적인 마스킹 레벨들 없이도 달성되는 추가적인 장점을 가질 수 있으며, 이 어레인지먼트는 기존의 파운드리(foundry) 프로세스들과 호환가능하다. 그와 같은 프로세스들은 45 nm 프로세스들 및 그 이상의 프로세스들을 포함할 수 있다. 포켓 임플란트들의 농도를 감소시킴으로써, VT는 감소될 수 있고, gm은 증가될 수 있으며, 기판상에 형성되는 디바이스들에 대한 파라미터들의 일관성이 개선될 수 있다.
도 2a는 감소된 포켓 임플란트들(202)을 갖는 예시적인 네이티브 디바이스(200)의 부분들을 도시하는 측면도이다. 적어도 하나의 반도체 다이로 집적될 수 있는 NMOS 트랜지스터들을 포함할 수 있는 네이티브 디바이스(200)는 산화물 절연층(108)의 최상부에 형성될 수 있는 게이트 구조(102)를 가질 수 있다. 게이트 구조(102)는 폴리-실리콘 재료로 만들어질 수 있다. 게이트 구조(102)의 각 측면 상에는, 게이트 구조(102)와 MDD 임플란트들(106) 사이에 적절한 공간을 제공하기 위해 측벽들(104)이 형성될 수 있다. MDD 임플란트들(106)은 게이트 구조(102)의 양쪽에(either side) 산화물층(108) 밑면에 형성될 수 있다. MDD 임플란트들(106) 밑면에는, 저(low) 농도 포켓 임플란트들(202)이 형성될 수 있다. 소스/드레인 임플란트들(208)은 저 농도 포켓 임플란트들(202) 아래에 존재할 수 있다.
MDD 임플란트들(106)은 부분적으로는 내부 마커 영역(204) 안쪽에 그리고 부분적으로는 외부 활성 영역(206) 내부에 존재할 수 있다. 저 농도 포켓 임플란트들(202)은 내부 마커 영역(204) 바깥쪽에 그리고 외부 활성 영역(206) 내부에 존재할 수 있다. 소스/드레인 임플란트들(208)은 네이티브 디바이스(200)의 외부 활성 영역(116) 내부에 존재할 수 있다. 내부 마커 영역(204)은 고(high) 농도 임플란트를 수용하지 않을 외부 활성 영역(206)을 표기하기 위해 도출될 수 있다. 마커 영역(204)의 배치는 통상의 네이티브 디바이스로부터 도치되며, 여기서 마커 영역(204)은 활성 영역(206)에 의해 둘러싸일 수 있다. 이러한 어레인지먼트는 마스크가 게이트(102)에 더 가깝게 배치되게 허용하며, 따라서 포켓 임플란트들의 후속하는 임플란테이션(implantation)을 방해하여 포켓 임플란트들의 농도를 감소시킨다. 적절한 전압들이 디바이스의 게이트, 드레인 및 소스 임플란트들과 연관된 단자들에 인가될 때, 전하 이송을 위한 채널 영역(212)이 (NWELL 영역 내에) 생성될 수 있다.
도 2a에서 알 수 있는 바와 같이, 저(low) 농도 포켓 임플란트들(202)은 고농도 포켓들(110)이 통상의 네이티브 디바이스(100)의 채널 영역(112)으로 연장되는 것만큼 멀리 채널 영역(202)으로 연장하지 않는다. 이는 디바이스(200)의 채널 영역(212)의 전하 이동성을 개선한다.
도 2b는 도 2a에 도시되는 네이티브 디바이스(200)의 상면도이다. 게이트 구조(102)의 세로 범위는 디바이스의 내부 마커 영역(204)을 넘어서 연장한다. 볼 수 있는 바와 같이, 실시예의 어레인지먼트는 내부 마커 영역(204)이 외부 활성 영역(206)에 의해 둘러싸이게 허용한다. 따라서, 이러한 어레인지먼트는, 이하에 더 상세하게 설명될 제조(MDD) 마스크와 게이트 전극(102) 사이의 간격을 감소시키기 위해 통상의 네이티브 디바이스(100)에 도시되는 대응하는 영역들(116 및 118)로부터 역전되는 것으로 고려될 수 있다.
네이티브 디바이스는 이동 디바이스들 내의 다양한 기능적 블록들 및/또는 회로들을 실현하기 위해 이용될 수 있다. 본원에 이용된 바와 같이, 용어 "이동 디바이스"는 네트워크를 통해 정보를 전송할 수 있는 임의의 타입의 무선 통신 디바이스를 지칭할 수 있다. 이동 디바이스는 임의의 셀룰러 이동 단말, 개인용 통신 시스템(PCS) 디바이스, 개인용 네비게이션 디바이스들과 같은 휴대용 데이터 유닛들, GPS 인에이블드 디바이스들, 랩톱들, 셋-톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 개인 휴대 정보 단말, 미터 판독 장비와 같은 고정 위치 데이터 유닛들, 또는 데이터 또는 컴퓨터 명령들 또는 그들의 임의의 조합을 저장하거나 리트리브하는 임의의 다른 적합한 디바이스일 수 있다. 이동 디바이스는 네트워크 및/또는 위성 위치설정 시스템 신호들을 수신하고 프로세싱할 수 있다. 더욱이, 본원에 이용된 바와 같이, 용어 "네트워크"는 무선 광역 네트워크(WWAN), 무선 로컬 영역 네트워크(WLAN), 무선 개인 영역 네트워크(WPAN) 등을 포함하는 임의의 무선 통신 네트워크를 지칭할 수 있다. WWAN은 코드 분할 다중 액세스(CDMA) 네트워크, 시분할 다중 액세스(TDMA) 네트워크, 주파수 분할 다중 액세스(FDMA) 네트워크, 직교 주파수 분할 다중 액세스(OFDMA) 네트워크, 단일-캐리어 주파수 분할 다중 액세스(SC-FDMA) 네트워크 등일 수 있다. CDMA 네트워크는 cdma2000, 광대역-CDMA(W-CDMA) 등과 같은 하나 또는 둘 이상의 라디오 액세스 기술들(RAT들)을 구현할 수 있다. Cdma2000은 IS-95, IS-2000 및 IS-856 표준들을 포함한다. TDMA 네트워크는 이동 통신들을 위한 범용 시스템(GSM), 디지털 진보 이동 전화 시스템(D-AMPS) 또는 일부 다른 RAT를 구현할 수 있다. GSM 및 W-CDMA는 "제 3 세대 파트너쉽 프로젝트"(3GPP)란 명칭의 콘소시엄으로부터의 문서들에 설명된다. Cdma2000은 "제 3 세대 파트너쉽 프로젝트 2"(3GPP2)란 명칭의 콘소시엄으로부터의 문서들에 설명된다. 3GPP 및 3GPP2 문서들은 공개적으로 이용가능하다. WLAN은 IEEE 802.11x 네트워크일 수 있으며, WPAN은 블루투스 네트워크, IEEE 802.15x 또는 일부 다른 타입의 네트워크일 수 있다. 기술들은 또한 WWAN, WLAN 및/또는 WPAN의 임의의 조합에 대해 이용될 수 있다. 이하의 도면들은 본 개시물의 교시들에 따른 원격 유닛들을 도시하지만, 본 개시물은 이들 예를 들어 예시된 유닛들로 제한되지 않는다. 본 개시물의 실시예들은 테스트 및 특성화를 위한 온-칩 회로 및 메모리를 포함하는 활성 집적 회로를 포함하는 임의의 디바이스에서 적합하게 사용될 수 있다.
앞서 개시된 디바이스들 및 방법들은 전형적으로 컴퓨터 판독가능한 매체 상에 저장되는 GDSII 및 GERBER 컴퓨터 파일들로 설계되고 구성된다. 이들 파일들은 결국 이들 파일들에 기초하여 디바이스를 제조하는 제조 취급업자들에 제공된다. 최종 제품들은 반도체 웨이퍼들이고, 이 반도체 웨이퍼들은 이후에 반도체 다이로 컷팅되며 반도체 칩으로 패키징된다. 이후 칩들은 본원에 설명된 디바이스들에서 사용될 수 있다.
따라서, 도 2a를 더 참조하면, 네이티브 디바이스의 일 실시예는, 게이트 접속을 제공하기 위한 수단(102); 포켓 임플란트들을 형성하기 위한 임플란트 동작들이 방해되도록 게이트 접속 수단들에 아주 근접한(in close proximity) 포토-레지스트들의 배치를 허용하기 위한 제 1 영역 수단(204); 제 1 영역 수단을 둘러싸기 위한 제 2 영역 수단(206); 제 2 영역 수단 내에 위치되는 제 1 소스/드레인 접속을 제공하기 위한 수단(208); 및 제 2 영역 수단 내에 위치되는 제 2 소스/드레인 접속을 제공하기 위한 수단(208)을 포함하며, 여기서 게이트 접속 수단은 제 1 및 제 2 소스/드레인 접속 수단들 사이에 삽입된다. 트랜지스터는 게이트 접속 수단을 절연시키기 위한 수단(108), 및 각각, 절연 수단과 제 1 및 제 2 소스/드레인 접속 수단들 사이에 위치설정되는 중간 도핑 섹션들을 제공하기 위한 제 1 및 제 2 수단(106)을 더 포함할 수 있다. 트랜지스터는 제 1 중간 도핑 섹션 수단과 제 1 소스/드레인 접속 수단 사이에 위치설정되는 저 농도 포켓 섹션을 제공하기 위한 제 1 수단(202), 및 제 2 중간 도핑 섹션 수단과 제 2 소스/드레인 접속 수단 사이에 위치설정되는 저 농도 포켓 섹션을 제공하기 위한 제 2 수단(202)을 더 포함할 수 있다.
도 3은 감소된 포켓 임플란트들을 갖는 예시적인 네이티브 디바이스(300)의 다양한 임플란트 기하학구조들을 도시하는 측면도이다. 제조 동안, MDD 포토-레지스트들(302)은 산화물 절연부(108) 상에 형성될 수 있다. 포토-레지스트는 내부 마커 영역(204)의 외부 에지들에 배치될 수 있으며, 따라서 외부 활성 영역(212)에 인접하게 MDD 포토-레지스트 공간(S)을 생성한다. 공간(S)은 포토-레지스트가 게이트 구조(102)로부터 배치되는 거리(D)에 의존하며, 이는 상술한 마커 영역 및 활성 영역들의 역전된 어레인지먼트가 주어지는 경우, 통상의 디바이스에서 이용되는 공간으로부터 감소된다.
MDD 임플란트들은 임플란트 벡터(306)에 의해 표현되는, 이온 빔 임플란테이션을 이용하여 형성될 수 있다. MDD 임플란트들(106)이 형성될 때, 임플란트 벡터들(306)은 게이트 구조(102)의 수직 방향에 관하여 작은 각도로 설정된다. 본원에서 α로 표시되는 이 각도는 0 내지 6도일 수 있다. 전형적인 값 α는 대략 3도일 수 있다. 임플란트 벡터들(306)의 각도는 임플란트가 포토-레지스트들(302)에 의해 방해되지 않도록 충분히 작다. 저 농도 포켓 임플란트들(202)은 임플란트 벡터들(304)을 이용하는 이온 빔 임플란테이션을 이용하여 형성될 수 있다. 게이트 구조(102)의 수직 방향에 관하여, 임플란트 벡터들(304)의 각도는 임플란트 벡터들(306)의 대응하는 각도들보다 크다. 임플란트 벡터들(304)에 대해, 각도 α는 15 내지 60도일 수 있으며, 여기서 전형적인 각도는 대략 40도일 수 있다. 포켓 임플란트 벡터들(304)은 포켓 임플란트 벡터(304)의 진로에 따라, 포토-레지스트들(302)이 디바이스로의 이온들의 흐름을 방해하는 각도로 설정된다.
이하에 더 상세하게 설명되는 바와 같이, (도 3에 도시된 바와 같은) 일 진로에서, 임플란트의 대부분은 포토-레지스트(302)에 의해 차단된다; 그러나, 다른 진로들에서, 포켓 임플란트 벡터(304)는 포토-레지스트(302)에 의해 방해되지 않으며, 이온들은 저 농도 포켓 임플란트(202)로부터 디바이스에 도달한다. 더욱이, 디바이스의 폭이 D보다 큰 경우에, 저 농도 포켓 임플란트들(202)은 디바이스에 할로 도펀트들을 도입할 것이다. 저 농도 임플란트들(202)은 VT를 증가시킬 것이지만, VT는 각도가 아닌, 포켓 종들의 확산 길이에 의존할 것이다. 따라서, 디바이스(300)에서의 최종 VT는 여전히 통상의 디바이스(100)보다 낮을 것이다.
도 4a 및 4b는 제조 프로세스 동안 수행되는 서로다른 임플란트 진로들에 대한 디바이스(300)의 레이아웃도들을 도시한다. 이들 도면들에 도시된 바와 같이, MDD 포토-레지스트(302)에 대한 패턴은 네이티브 디바이스(300)의 길이(L)를 따라, 2개의 포켓 임플란트들이 도 4a에 도시된 바와 같은 진로에서 마스킹되도록 도출될 수 있다. 도 4a에 도시된 포켓 임플란트들의 마스킹은 게이트 구조(102)의 회전에 무관한 것임이 이해되어야 한다. 도 4b에 도시된 진로에서, (트랜지스터의 폭에 따른) 네이티브 디바이스의 폭(W)을 따른 임플란트들, 즉 포켓 임플란트들이 (더 작은 W에 대해) 마스킹되거나 또는 임플란트될 것이다. 제조 프로세스 동안, 도 4a 및 4b에 제안될 수 있는 바와 같이, 각 진로에 대한 임플란테이션들은 전형적으로 동시적으로 수행되지 않음이 주목되어야 한다. 도 4a 및 4b와 연관된 상세사항들이 하기에 제공된다.
도 4a는 포켓 임플란트들이 채널 영역에 도달하는 것이 방지되는 디바이스(300)의 진로들에 대한 임플란트 기하학구조들을 도시하는 상면도이다. 도 4a에서, 디바이스는 양쪽 MDD 임플란트 벡터들(306) 및 양쪽 포켓 임플란트 벡터들(304)이 게이트 구조(102)의 세로 방향에 실질적으로 수직이 되도록 지향된다(orient). MDD 포토-레지스트들(302)은 게이트 구조의 세로 방향을 횡단하는 방향들로 게이트 구조(102)로부터 측방향으로 이격될 수 있다. 각 MDD 포토-레지스트의 에지는 내부 마커 영역(204)의 외부 에지에 배치될 수 있다. MDD 임플란트들(106)의 임플란테이션 동안, 임플란트 벡터들(306)은 MDD 포토-레지스트들(302)에 의해 방해되지 않는다. 그러나, 포켓 임플란트들과 연관된 임플란트 단계 동안, 포켓 임플란트 벡터들(304)은 MDD 포토-레지스트들(302)에 의해 방해된다.
도 4b는 포켓 임플란트들이 채널 영역에 도달하도록 허용되는 디바이스(300)의 진로들에 대한 임플란트 기하학구조들을 도시하는 상면도이다. 여기서, 양쪽 임플란트 벡터들(304 및 306)은 디바이스 상에 재료를 증착할 것이다. 따라서, 저 농도 포켓 임플란트들(202)이 형성될 것이며 저 농도 포켓 임플란트들(202)은 이러한 디바이스 진로에서 각 포켓 임플란테이션 단계 동안 마스크되지 않을 것이다.
도 5는 감소된 농도 포켓 임플란트들을 갖는 네이티브 디바이스를 제조하기 위한 예시적인 프로세스(500)를 도시하는 간략화된 흐름도이다. 초기에, 예를 들어, 얕은 트렌치 절연부(shallow trench isolation: STI) 형성, 산화물 절연층 형성, n-웰 및/또는 p-웰 형성, 채널 엔지니어링 임플란트들과 같은 절연 프로세싱뿐 아니라 다른 프로세싱 동작들을 포함할 수 있는 프런트 엔드 프로세싱이 이루어질 수 있다(블록 505). 게이트 구조(102)는 산화물 절연층(108) 위에 형성될 수 있다. 게이트 구조는 폴리-실리콘을 이용하여 만들어질 수 있으며 통상의 기술들에 의해 형성될 수 있다(블록 510). MDD 포토-레지스트들(302)은 산화물 절연층(108) 위에 형성될 수 있다(블록 512). 포토-레지스트들은 마커 영역(204)의 외부 에지에서 시작할 수 있으며, 측방향으로 바깥쪽으로 연장할 수 있다. 각 포토-레지스트는 게이트 구조의 세로 방향을 횡단하는 방향으로, 게이트 구조로부터 거리 D만큼 측방향으로 이격될 수 있다. 포토-레지스트들의 높이들은, 도 4b에 도시된 바와 같은 세로 방향에 실질적으로 수직인 진로들로부터 포켓 임플란트들이 수행될 때 포토-레지스트들 각각이 포켓 임플란트들을 방해하도록 형성된다.
임플란트 벡터(304)의 임플란트 각도가 α이고 MDD(302) 포토-레지스트들의 높이가 H인 경우에, 포토-레지스트(302)와 게이트 구조(102) 사이의 거리(D)는 임플란트 벡터(304)로부터의 포켓 임플란트들이 충분히 방해될 값을 취해야 한다. 거리(D)는 리소그라피 툴 능력 및/또는 설계 규칙들에 의해 제한될 수 있다.
도 4b에 도시된 바와 같이, 이후 2개의 MDD 임플란트들이 MDD 포토-레지스트 에지(302)를 따라 수행될 수 있다(블록 515). 이 임플란테이션들은 2개의 별개 단계들로 이루어질 수 있다. 도 4a에 도시된 바와 같이, 이후 2개 이상의 MDD 임플란트들이 MDD 포토-레지스트 에지(302)에 걸쳐 수행될 수 있으며(블록 520), 이는 또한 2개의 별개 단계들로 수행될 수 있다. 각 MDD 임플란테이션은 임의의 통상의 이온 임플란테이션 기술들을 이용하여 수행될 수 있다.
도 4b에 도시된 바와 같이, 포켓 임플란테이션들은 MDD 포토-레지스트 에지(302)를 따라 수행될 수 있다(블록 525). 이 임플란테이션들은 2개의 별개 단계들로 이루어질 수 있다. 이러한 진로으로, 디바이스의 폭(W)이 상술한 바와 같이 충분한 경우에, 포켓 임플란트들이 디바이스에 임플란트될 것이다. 도 4a에 도시된 바와 같이, 이 후 2개 이상의 포켓 임플란트들이 MDD 포토-레지스트 에지(302)에 걸쳐 수행될 수 있다(블록 530). 이 임플란테이션들은 또한 2개의 별개 단계들로 이루어질 수 있다. 이 경우에, 포켓 임플란트들은 MDD 포토-레지스트(302)에 의해 방해될 것이다. 각 포켓 임플란테이션은 임의의 공지된 이온 임플란테이션 기술들을 이용하여 수행될 수 있다.
MDD 및 포켓 임플란트들이 형성된 후에, 백 엔드 프로세싱이 이루어질 수 있으며, 백 엔드 프로세싱은 예를 들어, 소스/드레인 형성 및 다른 백 엔드 프로세싱을 포함할 수 있다(블록 535).
당업자는 정보 및 신호들이 임의의 다양한 서로다른 기술들 및 기법들을 이 용하여 표현될 수 있음을 인식할 것이다. 예를 들어, 상기 설명을 전반에 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광 필드들 또는 광 입자들, 또는 이들의 임의의 조합으로 표현될 수 있다.
또한, 당업자는 본원에 개시되는 실시예들과 관련하여 설명되는 다양한 예시적인 논리 블록들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘 다의 조합들로서 구현될 수 있음을 인식할 것이다. 하드웨어 및 소프트웨어의 이러한 상호교환성을 명확히 예시하기 위해, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 일반적으로 그들의 기능적 관점에서 설명되었다. 그와 같은 기능이 하드웨어로 구현되는지, 또는 소프트웨어로 구현되는지는 여부는, 특정 애플리케이션 및 전체 시스템에 대해 부과된 설계 제약들에 의존한다. 당업자들은 설명된 기능을 각각의 특정 애플리케이션에 대해 다양한 방식들로 구현할 수 있지만, 그와 같은 구현 결정들이 본 개시물의 범위 이탈을 야기하는 것으로 해석되어서는 안 된다.
본원에 개시되는 실시예들과 관련하여 설명되는 방법들, 시퀀스들 및/또는 알고리즘들은 직접적으로 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로 또는 그 둘의 조합으로 구체화될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 착탈식 디스크, CD-ROM, 또는 기술분야에 알려진 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 저장 매체가 프로세서에 커플링되어, 프로세서가 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다.
따라서, 본 개시물의 실시예는 개선된 디바이스 특성들을 갖는 네이티브 디바이스들을 제조하기 위한 방법을 구체화하는 컴퓨터 판독가능한 매체를 포함할 수 있다.
전술한 개시물은 예시적인 실시예들을 도시하지만, 첨부된 청구항들에 의해 정의된 바와 같은 본 발명의 범위로부터 이탈하지 않고서 본원에 다양한 변경들 및 수정들이 이루어질 수 있음이 주목되어야 한다. 본원에 설명된 본 발명의 실시예들에 따른 방법 청구항들의 기능들, 단계들 및/또는 동작들은 임의의 특정 순서로 수행될 필요가 없다. 더욱이, 본 발명의 엘리먼트들은 단수로 설명되거나 청구될 수 있지만, 단수로의 제한이 명시적으로 서술되지 않는 한 복수가 고려된다.
Claims (26)
- 네이티브(native) 디바이스를 제조하기 위한 방법으로서,
기판을 제공하는 단계;
외부 활성 영역에 의해 둘러싸인 내부 마커 영역을 상기 기판 상에 형성하는 단계;
상기 내부 마커 영역으로부터 상기 외부 활성 영역을 넘어 돌출하는(projecting) 제 1 및 제 2 단부(end point)들 및 상기 내부 마커 영역 위의 중앙 부분을 갖는 게이트 구조를 형성하는 단계―상기 게이트 구조는 세로 방향(longitudinal direction)으로 연장함―;
상기 기판에 중간 도핑 드레인(Medium Doped Drain: MDD) 임플란트들을 수행하는 단계―각 임플란트는 상기 세로 방향에 대해 상이한 진로(orientation)를 이용하여 수행됨―; 및
상기 기판에 포켓 임플란트들을 수행하는 단계 ―각 임플란트는 상기 세로 방향에 대해 상이한 진로를 이용하여 수행되며, 추가로 상기 포켓 임플란트들의 농도들은 상기 진로들에 기초하여 변화함―
를 포함하는, 네이티브 디바이스를 제조하기 위한 방법. - 제 1 항에 있어서,
MDD 임플란트들을 수행하는 단계는,
상기 게이트 구조의 상기 세로 방향에 평행한 제 1 세트의 진로들로부터 상기 MDD 임플란트들을 수행하는 단계; 및
상기 게이트 구조의 상기 세로 방향에 수직인 제 2 세트의 진로들로부터 상기 MDD 임플란트들을 수행하는 단계를 더 포함하는, 네이티브 디바이스를 제조하기 위한 방법. - 제 2 항에 있어서,
상기 포켓 임플란트들을 수행하는 단계는,
상기 게이트 구조의 상기 세로 방향에 평행한 제 1 세트의 진로들로부터 상기 포켓 임플란트들을 수행하는 단계; 및
상기 게이트 구조의 상기 세로 방향에 수직인 제 2 세트의 진로들로부터 상기 포켓 임플란트들을 수행하는 단계를 더 포함하는, 네이티브 디바이스를 제조하기 위한 방법. - 제 3 항에 있어서,
상기 세로 방향을 횡단하는 방향으로 상기 게이트 구조로부터 측방향으로 이격되는 포토-레지스트들을 상기 기판 위에 형성하는 단계를 더 포함하는, 네이티브 디바이스를 제조하기 위한 방법. - 제 4 항에 있어서,
상기 포토-레지스트의 수직 범위(extent)는 상기 포켓 임플란트들의 상기 농도들을 감소시키기 위하여 상기 제 1 세트의 진로들로부터 수행되는 상기 포켓 임플란트들을 방해하는, 네이티브 디바이스를 제조하기 위한 방법. - 제 1 항에 있어서,
상기 MDD 임플란트들은 상기 게이트 구조에서 제 1 각도로 수행되며, 상기 포켓 임플란트들은 상기 게이트 구조에서 제 2 각도로 수행되며, 상기 제 2 각도는 상기 제 1 각도보다 큰, 네이티브 디바이스를 제조하기 위한 방법. - 제 6 항에 있어서,
상기 제 1 각도 및 상기 제 2 각도는 상기 게이트 구조의 수직 표면으로부터 측정되며, 상기 수직 표면은 상기 기판에 수직인, 네이티브 디바이스를 제조하기 위한 방법. - 제 7 항에 있어서,
상기 제 1 각도는 0 내지 3도이며, 상기 제 2 각도는 15 내지 60도인, 네이티브 디바이스를 제조하기 위한 방법. - 제 6 항에 있어서,
상기 세로 방향을 횡단하는 방향에서 상기 게이트 구조로부터 측방향으로 이격되는 포토-레지스트들을 상기 기판 위에 형성하는 단계를 더 포함하며, 상기 포토-레지스트들의 높이들은 상기 세로 방향에 수직인 진로들로부터 수행되는 상기 포켓 임플란트들을 방해하는, 네이티브 디바이스를 제조하기 위한 방법. - 네이티브 디바이스로서 제조되는 트랜지스터로서,
내부 마커 영역;
상기 내부 마커 영역을 둘러싸는 외부 활성 영역;
상기 내부 마커 영역에 연결(coupled)되는 게이트 구조;
상기 외부 활성 영역 내에 위치되는 제 1 소스 또는 드레인 임플란트; 및
상기 외부 활성 영역 내에 위치되는 제 2 소스 또는 드레인 임플란트
를 포함하며, 상기 게이트 구조는 상기 제 1 소스 또는 드레인 임플란트와 상기 제 2 소스 또는 드레인 임플란트 사이에 삽입되는, 네이티브 디바이스로서 제조되는 트랜지스터. - 제 10 항에 있어서,
상기 게이트 구조 아래에 위치되는 산화물층; 및
상기 산화물층과 상기 제 1 소스 또는 드레인 임플란트 사이에 위치되는 제 1 중간 도핑 드레인(Medium Doped Drain: MDD) 임플란트, 및 상기 제 2 소스 또는 드레인 임플란트 사이에 위치되는 제 2 중간 도핑 드레인(MDD) 임플란트를 더 포함하는, 네이티브 디바이스로서 제조되는 트랜지스터. - 제 11 항에 있어서,
상기 제 1 MDD 임플란트와 상기 제 1 소스 또는 드레인 임플란트 사이에 위치되는 제 1 저(low) 농도 포켓 임플란트; 및
상기 제 2 MDD 임플란트와 상기 제 2 소스 또는 드레인 임플란트 사이에 위치되는 제 2 저 농도 포켓 임플란트를 더 포함하는, 네이티브 디바이스로서 제조되는 트랜지스터. - 제 10 항에 있어서,
상기 트랜지스터는 네이티브 NMOS 디바이스인, 네이티브 디바이스로서 제조되는 트랜지스터. - 제 10 항에 있어서,
적어도 하나의 반도체 다이에 집적되는, 네이티브 디바이스로서 제조되는 트랜지스터. - 제 10 항에 있어서,
상기 트랜지스터는 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA) 고정 위치 데이터 유닛, 및 컴퓨터로 이루어지는 그룹으로부터 선택되는 디바이스에 집적되는, 네이티브 디바이스로서 제조되는 트랜지스터. - 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 네이티브 디바이스로서 제조되는 트랜지스터로서,
게이트 접속을 제공하기 위한 수단;
포켓 임플란트들을 형성하기 위한 임플란트 동작들이 지연(impede)되도록 상기 게이트 접속 수단의 근처에(in vicinity of) 포토-레지스트들이 배치된 제 1 영역;
상기 제 1 영역을 둘러싸는 제 2 영역;
상기 제 2 영역 내에 위치되는 제 1 소스 또는 드레인 접속을 제공하기 위한 수단; 및
상기 제 2 영역 내에 위치되는 제 2 소스 또는 드레인 접속을 제공하기 위한 수단
을 포함하며, 상기 게이트 접속 수단은 상기 제 1 및 제 2 소스 또는 드레인 접속 수단들 사이에 삽입되는, 네이티브 디바이스로서 제조되는 트랜지스터. - 제 21 항에 있어서,
상기 게이트 접속 수단을 절연시키기 위한 수단; 및
상기 절연 수단과 상기 제 1 소스 또는 드레인 접속 수단 사이에 위치되는 제 1 수단, 및 상기 절연 수단과 상기 제 2 소스 또는 드레인 접속 수단 사이에 위치되는 제 2 수단을 더 포함하는, 네이티브 디바이스로서 제조되는 트랜지스터. - 제 22 항에 있어서,
제 1 중간 도핑 섹션 수단과 상기 제 1 소스 또는 드레인 접속 수단 사이에 위치설정되는 저(low) 농도 포켓 섹션을 제공하기 위한 제 3 수단; 및
제 2 중간 도핑 섹션 수단과 상기 제 2 소스 또는 드레인 접속 수단 사이에 위치설정되는 저 농도 포켓 섹션을 제공하기 위한 제 4 수단을 더 포함하는, 네이티브 디바이스로서 제조되는 트랜지스터. - 제 21 항에 있어서,
상기 트랜지스터는 네이티브 NMOS 디바이스인, 네이티브 디바이스로서 제조되는 트랜지스터. - 제 21 항에 있어서,
적어도 하나의 반도체 다이에 집적되는, 네이티브 디바이스로서 제조되는 트랜지스터. - 제 21 항에 있어서,
상기 트랜지스터는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인 휴대 정보 단말(PDA) 고정 위치 데이터 유닛, 및 컴퓨터로 이루어지는 그룹으로부터 선택되는 디바이스에 집적되는, 네이티브 디바이스로서 제조되는 트랜지스터.
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| US11961909B2 (en) * | 2022-03-03 | 2024-04-16 | Renesas Electronics Corporation | Semiconductor device including a MISFET and method of manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06350040A (ja) * | 1993-06-07 | 1994-12-22 | Sony Corp | トランジスタの製造方法 |
| JPH09289315A (ja) * | 1996-04-22 | 1997-11-04 | Sony Corp | 半導体装置の製造方法 |
| JP2003188269A (ja) * | 2001-12-14 | 2003-07-04 | Mitsubishi Electric Corp | トランジスタの製造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3240174B2 (ja) * | 1991-10-03 | 2001-12-17 | 株式会社東芝 | 半導体装置の製造方法 |
| US5759901A (en) * | 1995-04-06 | 1998-06-02 | Vlsi Technology, Inc. | Fabrication method for sub-half micron CMOS transistor |
| JPH10229134A (ja) * | 1996-12-13 | 1998-08-25 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| US5976937A (en) | 1997-08-28 | 1999-11-02 | Texas Instruments Incorporated | Transistor having ultrashallow source and drain junctions with reduced gate overlap and method |
| EP0899793A3 (en) | 1997-08-28 | 1999-11-17 | Texas Instruments Incorporated | Transistor having localized source and drain extensions and method |
| JP2001274263A (ja) * | 2000-03-23 | 2001-10-05 | Sharp Corp | 半導体装置の製造方法及び半導体装置 |
| US6455362B1 (en) * | 2000-08-22 | 2002-09-24 | Micron Technology, Inc. | Double LDD devices for improved dram refresh |
| US6709938B2 (en) | 2001-08-21 | 2004-03-23 | Texas Instruments Incorporated | Source/drain extension fabrication process with direct implantation |
| US7208362B2 (en) | 2003-06-25 | 2007-04-24 | Texas Instruments Incorporated | Transistor device containing carbon doped silicon in a recess next to MDD to create strain in channel |
| JP4178240B2 (ja) * | 2003-10-28 | 2008-11-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| CN1547255A (zh) * | 2003-12-16 | 2004-11-17 | 上海华虹（集团）有限公司 | 深亚微米cmos源漏制造技术中的工艺集成方法 |
| JP2005183521A (ja) * | 2003-12-17 | 2005-07-07 | Seiko Epson Corp | 半導体装置、イオン注入装置および半導体装置の製造方法 |
| US7247901B2 (en) * | 2004-04-19 | 2007-07-24 | Taiwan Semiconductor Manufacturing Company | Method for forming 1 TRAM cell and structure formed thereby |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06350040A (ja) * | 1993-06-07 | 1994-12-22 | Sony Corp | トランジスタの製造方法 |
| JPH09289315A (ja) * | 1996-04-22 | 1997-11-04 | Sony Corp | 半導体装置の製造方法 |
| JP2003188269A (ja) * | 2001-12-14 | 2003-07-04 | Mitsubishi Electric Corp | トランジスタの製造方法 |
| KR100442303B1 (ko) * | 2001-12-14 | 2004-07-30 | 미쓰비시덴키 가부시키가이샤 | 트랜지스터의 제조 방법 |
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