JP2005136000A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2005136000A JP2005136000A JP2003367930A JP2003367930A JP2005136000A JP 2005136000 A JP2005136000 A JP 2005136000A JP 2003367930 A JP2003367930 A JP 2003367930A JP 2003367930 A JP2003367930 A JP 2003367930A JP 2005136000 A JP2005136000 A JP 2005136000A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- junction
- ion implantation
- semiconductor device
- type impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000005468 ion implantation Methods 0.000 claims abstract description 76
- 239000012535 impurity Substances 0.000 claims abstract description 37
- 230000001133 acceleration Effects 0.000 claims abstract description 32
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 12
- 239000011574 phosphorus Substances 0.000 claims abstract description 12
- 229910052785 arsenic Inorganic materials 0.000 claims abstract description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 20
- 239000002344 surface layer Substances 0.000 claims description 10
- 230000003247 decreasing effect Effects 0.000 claims description 4
- 238000013459 approach Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 14
- 238000002955 isolation Methods 0.000 description 11
- 239000010410 layer Substances 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 230000007423 decrease Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910019001 CoSi Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】 エクステンション領域を形成するに際して、不純物としてリン(P+)よりも低拡散性のn型不純物、ここでは砒素(As+)を用い、通常の高いドーズ量(高濃度)で低い加速エネルギーによるイオン注入に加え、低いドーズ量で高い加速エネルギーによるイオン注入を行う。
【選択図】 図1
Description
図11は、トランジスタのIoffを構成する電流成分を説明するための概略断面図である。Ioffはゲート−ドレイン間のリーク(GD間リーク)、ソース−ドレイン間のリーク(SD間リーク)、ボディ−ドレイン間のリーク(BD間リーク)の和で表される。図12は、ゲート長80nmのトランジスタにおいて、ポケット領域形成のためのイオン注入のドーズ量を上げてゆくときのトランジスタのゲート電圧−ドレイン電流(Vg−Id)特性の変化を示す特性図である。
前記ゲートをマスクとして、前記半導体領域の表層にリンよりも低拡散性のn型不純物を導入し、第1の接合を形成する工程と、少なくとも前記ゲートをマスクとして、前記半導体領域の表層にn型不純物を導入し、前記第1の接合よりも深く、前記第1の接合の前記ゲートの下方に存する部分を残して前記第1の接合と重なる第2の接合を形成する工程とを含み、前記第1の接合を形成する工程は、少なくとも、第1の加速エネルギー及び第1のドーズ量で行う第1のイオン注入と、前記第1の加速エネルギーよりも高い第2の加速エネルギー及び前記第1のドーズ量よりも低い第2のドーズ量で行う第2のイオン注入とを含む。
前記ソース及びドレインは、リンよりも低拡散性のn型不純物が導入されてなり、第1の接合と、前記第1の接合よりも深く、前記第1の接合の前記ゲートの下方に存する部分を残して前記第1の接合と重なる第2の接合とを含み形成されており、前記第1の接合は、その下部における前記低拡散性のn型不純物濃度の漸減領域が、前記ゲート端から内側では当該ゲート端に近づくほど幅広となり、前記ゲート端から外側では略一定幅となるように形成されている。
初めに、本発明の基本骨子について説明する。
本発明者は、BD間リークを低減するには、浅接合であるエクステンション領域とチャネルとの間の電界を緩和、即ち、このエクステンション領域−チャネル間の不純物濃度プロファイルを緩やかにすれば良いことに想到した。
図2(a)では、図1(a)の不純物濃度プロファイルを反映して、下部に幅Wが比較的狭く均一なAsの漸減領域(基板表面から深くなるほど徐々にAs濃度が低くなる領域)102を有するエクステンション領域101が形成されている。これに対して、図2(b)では、図1(b)の不純物濃度プロファイルを反映して、下部にゲート電極3の端部(ゲート端)から内側では当該ゲート端に近づくほど幅Wが広くなり、ゲート端から内側ではWが略一定となるAsの漸減領域2を有するエクステンション領域1が形成されている。即ち、図2(b)の破線で示すように、ゲート電極端より内側では図2(b)の空乏層幅はゲート電極の中心に近づくにつれて図2(a)の空乏層幅に近づく。他方、ゲート電極端より外側ではほぼ均一な空乏層幅となり、この空乏層幅は図2(a)よりも広く、緩やかな濃度プロファイルとなる。
このように、接合リークとロールオフ特性とはトレードオフの関係にあり、即ちドーズ量の増加により接合リークは減少する一方で、ロールオフ特性は劣化してVthの低下を引き起こし、結果としてIoffが増大してしまうことが判る。
この結果から、接合リーク及びIoffの双方を抑えることができるEHDLイオン注入の適正範囲は、ドーパントをAs+とした場合で、加速エネルギーが20keV以上30keV以下、ドーズ量が1×1013/cm2以上3×1013/cm2以下である。
以下、本実施形態のMOSトランジスタの概略構成をその製造方法と共に説明する。
図6及び図7は、第1の実施形態によるMOSトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図6(a)に示すように、シリコン半導体基板11の素子分離領域に素子分離構造、ここでは素子分離領域に溝を形成し、絶縁材料で埋め込むSTI(Shallow Trench Isolation)法による素子分離構造12を形成し、活性領域13を画定する。その後、活性領域13にp型不純物、ここではホウ素(B+)をイオン注入し、pウェル14を形成し、更に閾値電圧(Vth)を制御するため、pウェル14の表層にホウ素(B+)をイオン注入する。
ここで、本実施形態の変形例について説明する。ここでは、エクステンション領域を3回のイオン注入により形成する。
本実施形態では、第1の実施形態と同様にMOSトランジスタを製造する一例を開示するが、ゲート電極をいわゆるノッチ形状とする点で相違する。
先ず、図9(a)に示すように、シリコン半導体基板11の素子分離領域に素子分離構造、ここでは素子分離領域に溝を形成し、絶縁材料で埋め込むSTI(Shallow Trench Isolation)法による素子分離構造12を形成し、活性領域13を画定する。その後、活性領域13にp型不純物、ここではホウ素(B+)をイオン注入し、pウェル14を形成し、更に閾値電圧(Vth)を制御するため、pウェル14の表層にホウ素(B+)をイオン注入する。
2 Asの漸減領域
3,16 ゲート電極
11 シリコン半導体基板
12 素子分離構造
13 活性領域
14 pウェル
15 ゲート絶縁膜
18 ポケット領域
19,24 サイドウォール
20 ソース/ドレイン
21 CoSi層
23 シリコン酸化膜
24 シリコン窒化膜
Claims (10)
- 半導体領域上にゲートをパターン形成する工程と、
前記ゲートをマスクとして、前記半導体領域の表層にリンよりも低拡散性のn型不純物を導入し、第1の接合を形成する工程と、
少なくとも前記ゲートをマスクとして、前記半導体領域の表層にn型不純物を導入し、前記第1の接合よりも深く、前記第1の接合の前記ゲートの下方に存する部分を残して前記第1の接合と重なる第2の接合を形成する工程と
を含み、
前記第1の接合を形成する工程は、少なくとも、第1の加速エネルギー及び第1のドーズ量で行う第1のイオン注入と、前記第1の加速エネルギーよりも高い第2の加速エネルギー及び前記第1のドーズ量よりも低い第2のドーズ量で行う第2のイオン注入とを含むことを特徴とする半導体装置の製造方法。 - 前記第1の接合を形成する工程においては、前記低拡散性のn型不純物として砒素を用いることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第1の接合を形成する工程は、前記第1及び第2のイオン注入に加え、第3のドーズ量及び第3の加速エネルギーで行う第3のイオン注入を含むことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 前記ゲートの両側面にサイドウォールを形成する工程を更に含み、
前記第2の接合を形成する工程は、前記ゲート及び前記サイドウォールをマスクとして実行されることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置の製造方法。 - 前記ゲートをノッチ形状に加工する工程を更に含み、
前記第1の接合を形成する工程は、前記ノッチ形状の前記ゲートをマスクとして実行されることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置の製造方法。 - 前記ゲートをマスクとして、前記半導体領域の表層にp型不純物を導入する工程を更に含むことを特徴とする請求項1〜5のいずれか1項に記載の半導体装置の製造方法。
- 前記第2のイオン注入を、加速エネルギーが20keV以上30keV以下、ドーズ量が1×1013/cm2以上3×1013/cm2以下の範囲内の値で行うことを特徴とする請求項1〜6のいずれか1項に記載の半導体装置の製造方法。
- ゲート、ソース及びドレインを有する半導体装置であって、
前記ソース及びドレインは、リンよりも低拡散性のn型不純物が導入されてなり、第1の接合と、前記第1の接合よりも深く、前記第1の接合の前記ゲートの下方に存する部分を残して前記第1の接合と重なる第2の接合とを含み形成されており、
前記第1の接合は、その下部における前記低拡散性のn型不純物濃度の漸減領域が、前記ゲート端から内側では当該ゲート端に近づくほど幅広となり、前記ゲート端から外側では略一定幅となるように形成されていることを特徴とする半導体装置。 - 前記低拡散性のn型不純物が砒素であることを特徴とする請求項8に記載の半導体装置。
- 前記ソース及びドレインと少なくとも一部重なるように形成されてなるp型不純物領域を更に含むことを特徴とする請求項8又は9に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003367930A JP4178240B2 (ja) | 2003-10-28 | 2003-10-28 | 半導体装置の製造方法 |
US10/806,247 US7235470B2 (en) | 2003-10-28 | 2004-03-23 | Semiconductor device and manufacturing method thereof |
TW093108864A TWI253099B (en) | 2003-10-28 | 2004-03-31 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003367930A JP4178240B2 (ja) | 2003-10-28 | 2003-10-28 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005136000A true JP2005136000A (ja) | 2005-05-26 |
JP4178240B2 JP4178240B2 (ja) | 2008-11-12 |
Family
ID=34510320
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003367930A Expired - Fee Related JP4178240B2 (ja) | 2003-10-28 | 2003-10-28 | 半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7235470B2 (ja) |
JP (1) | JP4178240B2 (ja) |
TW (1) | TWI253099B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013527607A (ja) * | 2010-04-29 | 2013-06-27 | クアルコム,インコーポレイテッド | 向上したデバイス特性を有するネイティブデバイスおよび製造方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101920320B (zh) * | 2009-06-17 | 2012-04-11 | 上海重矿连铸技术工程有限公司 | 直接驱动结晶器振动发生装置 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6445166A (en) * | 1987-08-14 | 1989-02-17 | Toshiba Corp | Manufacture of semiconductor device |
US5172200A (en) | 1990-01-12 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | MOS memory device having a LDD structure and a visor-like insulating layer |
IL99411A (en) | 1990-09-08 | 1996-01-19 | Eberle Medizintech Elemente | Anus implant of a single tooth with torsional delay |
JP3036565B2 (ja) * | 1992-08-28 | 2000-04-24 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
EP0595484A1 (en) | 1992-10-22 | 1994-05-04 | National Semiconductor Corporation | NMOS LDD PMOS HALO IC process for CMOS transistors |
US5776811A (en) * | 1995-06-07 | 1998-07-07 | Advanced Micro Devices, Inc. | Simplified process for fabricating flash eeprom cells |
US5932917A (en) * | 1996-04-19 | 1999-08-03 | Nippon Steel Corporation | Input protective circuit having a diffusion resistance layer |
US5793090A (en) | 1997-01-10 | 1998-08-11 | Advanced Micro Devices, Inc. | Integrated circuit having multiple LDD and/or source/drain implant steps to enhance circuit performance |
US5851893A (en) * | 1997-07-18 | 1998-12-22 | Advanced Micro Devices, Inc. | Method of making transistor having a gate dielectric which is substantially resistant to drain-side hot carrier injection |
TW437099B (en) * | 1997-09-26 | 2001-05-28 | Matsushita Electronics Corp | Non-volatile semiconductor memory device and the manufacturing method thereof |
US6255165B1 (en) * | 1999-10-18 | 2001-07-03 | Advanced Micro Devices, Inc. | Nitride plug to reduce gate edge lifting |
US6297098B1 (en) * | 1999-11-01 | 2001-10-02 | Taiwan Semiconductor Manufacturing Company | Tilt-angle ion implant to improve junction breakdown in flash memory application |
US6238978B1 (en) * | 1999-11-05 | 2001-05-29 | Advanced Micro Devices, Inc | Use of etch to blunt gate corners |
JP2001291861A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | Mosトランジスタ、トランジスタ製造方法 |
US6380044B1 (en) * | 2000-04-12 | 2002-04-30 | Ultratech Stepper, Inc. | High-speed semiconductor transistor and selective absorption process forming same |
US6875668B2 (en) * | 2000-11-03 | 2005-04-05 | Advanced Micro Devices, Inc. | Notched gate structure fabrication |
JP3669919B2 (ja) * | 2000-12-04 | 2005-07-13 | シャープ株式会社 | 半導体装置の製造方法 |
US6509219B2 (en) * | 2001-03-19 | 2003-01-21 | International Business Machines Corporation | Fabrication of notched gates by passivating partially etched gate sidewalls and then using an isotropic etch |
US6506650B1 (en) * | 2001-04-27 | 2003-01-14 | Advanced Micro Devices, Inc. | Method of fabrication based on solid-phase epitaxy for a MOSFET transistor with a controlled dopant profile |
US6503844B2 (en) * | 2001-06-06 | 2003-01-07 | Infineon Technologies, Ag | Notched gate configuration for high performance integrated circuits |
JP5060002B2 (ja) | 2001-07-12 | 2012-10-31 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US6649460B2 (en) * | 2001-10-25 | 2003-11-18 | International Business Machines Corporation | Fabricating a substantially self-aligned MOSFET |
-
2003
- 2003-10-28 JP JP2003367930A patent/JP4178240B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-23 US US10/806,247 patent/US7235470B2/en not_active Expired - Lifetime
- 2004-03-31 TW TW093108864A patent/TWI253099B/zh not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013527607A (ja) * | 2010-04-29 | 2013-06-27 | クアルコム,インコーポレイテッド | 向上したデバイス特性を有するネイティブデバイスおよび製造方法 |
US9136382B2 (en) | 2010-04-29 | 2015-09-15 | Qualcomm Incorporated | Native devices having improved device characteristics and methods for fabrication |
Also Published As
Publication number | Publication date |
---|---|
US7235470B2 (en) | 2007-06-26 |
TW200515468A (en) | 2005-05-01 |
JP4178240B2 (ja) | 2008-11-12 |
TWI253099B (en) | 2006-04-11 |
US20050087819A1 (en) | 2005-04-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7592241B2 (en) | Semiconductor device having well with peak impurity concentrations and method for fabricating the same | |
KR100459872B1 (ko) | 트렌치 게이트를 갖는 매몰 채널형 트랜지스터 및 그제조방법 | |
US7804107B1 (en) | Thyristor semiconductor device and method of manufacture | |
JP2004241755A (ja) | 半導体装置 | |
US8329539B2 (en) | Semiconductor device having recessed gate electrode and method of fabricating the same | |
US6709939B2 (en) | Method for fabricating semiconductor device | |
JP2005033098A (ja) | 半導体装置及びその製造方法 | |
JP2005136351A (ja) | 半導体装置及びその製造方法 | |
KR101762080B1 (ko) | 반도체 장치 | |
JP2009181978A (ja) | 半導体装置およびその製造方法 | |
US7521311B2 (en) | Semiconductor device and method for fabricating the same | |
US6207482B1 (en) | Integration method for deep sub-micron dual gate transistor design | |
US6562686B2 (en) | Method for fabricating semiconductor device | |
US6586296B1 (en) | Method of doping wells, channels, and gates of dual gate CMOS technology with reduced number of masks | |
JPH11150270A (ja) | トランジスターの特性を改善するための半導体装置製造方法 | |
JP4535669B2 (ja) | 半導体装置の製造方法 | |
US20070105295A1 (en) | Method for forming lightly-doped-drain metal-oxide-semiconductor (LDD MOS) device | |
KR20180130434A (ko) | 반도체 장치의 제조 방법 | |
JP4178240B2 (ja) | 半導体装置の製造方法 | |
US20080160710A1 (en) | Method of fabricating mosfet device | |
JP2007288051A (ja) | 半導体装置及びその製造方法 | |
JPH1012870A (ja) | 半導体装置及びその製造方法 | |
JP2005259945A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2005026661A (ja) | リフレッシュタイムを改善させた半導体素子の製造方法 | |
JP2004186359A (ja) | 半導体集積回路装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050413 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070427 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070706 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071106 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080107 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080415 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080515 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080623 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080715 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080731 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4178240 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |