JPH0799315A - 半導体デバイスの対向するドープ領域のインターフェースにおけるキャリア濃度を制御する方法 - Google Patents
半導体デバイスの対向するドープ領域のインターフェースにおけるキャリア濃度を制御する方法Info
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- JPH0799315A JPH0799315A JP6151764A JP15176494A JPH0799315A JP H0799315 A JPH0799315 A JP H0799315A JP 6151764 A JP6151764 A JP 6151764A JP 15176494 A JP15176494 A JP 15176494A JP H0799315 A JPH0799315 A JP H0799315A
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 半導体デバイスの対向するド−プ領域のイン
タ−フェ−スにおけるキャリア濃度を制御する方法を提
供すること。 【構成】 グレ−ド・チャネル電界効果デバイスのしき
い電圧は、本発明により制御される。好適実施例にあっ
ては、スペ−サ(80,82)はゲ−ト電極(56)に隣接し、グ
レ−ド・チャネル領域(60,62)内における、ソ−ス/ドレ
イン領域(84,86)の位置(88,90)をずらしている。ソ−ス
/ドレイン領域(84,86)の位置(88,90)は、グレ−ド・チャ
ネル領域(60,62)のキャリア濃度特性の所望の点におけ
る位置のものとなる。
タ−フェ−スにおけるキャリア濃度を制御する方法を提
供すること。 【構成】 グレ−ド・チャネル電界効果デバイスのしき
い電圧は、本発明により制御される。好適実施例にあっ
ては、スペ−サ(80,82)はゲ−ト電極(56)に隣接し、グ
レ−ド・チャネル領域(60,62)内における、ソ−ス/ドレ
イン領域(84,86)の位置(88,90)をずらしている。ソ−ス
/ドレイン領域(84,86)の位置(88,90)は、グレ−ド・チャ
ネル領域(60,62)のキャリア濃度特性の所望の点におけ
る位置のものとなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体デバイスに関し、
特に、そのインタ−フェ−スにおけるド−プ領域のキャ
リア濃度を制御する方法に関する。
特に、そのインタ−フェ−スにおけるド−プ領域のキャ
リア濃度を制御する方法に関する。
【０００２】
【従来の技術】種々の半導体デバイスの各々についてド
−プ領域のキャリア濃度特性を制御することがしばしば
必要とされる。たとえば、二重拡散金属酸化膜半導体(D
MOS)デバイスは特有の問題すなわち、種々のド−プ領域
の各々についてキャリア濃度特性を制御することを必要
とする。
−プ領域のキャリア濃度特性を制御することがしばしば
必要とされる。たとえば、二重拡散金属酸化膜半導体(D
MOS)デバイスは特有の問題すなわち、種々のド−プ領域
の各々についてキャリア濃度特性を制御することを必要
とする。
【０００３】周知のDMOSデバイスの製造技術は、種々の
理由から非常に有用であることが理解される。たとえ
ば、電界効果デバイスにあっては、拡散チャネル及びソ
−ス/ドレイン領域は、その対応する活性領域において
セルフ・アライメント(self alignment)で形成される。
セルフ・アライメントは、工程を簡略化し、デバイス実
装密度を向上させる。さらに、ゲ−ト下部の拡散チャネ
ル領域では、ゲ−ト長さに沿ってキャリア濃度が変化す
る。このことはグレ−ド・チャネル(graded channel)と
して知られている。グレ−ド・チャネルは、より大きな
キャリア移動度そしてよりすぐれたデバイス特性を提供
する。
理由から非常に有用であることが理解される。たとえ
ば、電界効果デバイスにあっては、拡散チャネル及びソ
−ス/ドレイン領域は、その対応する活性領域において
セルフ・アライメント(self alignment)で形成される。
セルフ・アライメントは、工程を簡略化し、デバイス実
装密度を向上させる。さらに、ゲ−ト下部の拡散チャネ
ル領域では、ゲ−ト長さに沿ってキャリア濃度が変化す
る。このことはグレ−ド・チャネル(graded channel)と
して知られている。グレ−ド・チャネルは、より大きな
キャリア移動度そしてよりすぐれたデバイス特性を提供
する。
【０００４】図1は従来のDMOS電界効果デバイスの断面
概略図である。図1はチップ(ダイ)に搭載される多くの
デバイスを代表して表現したものである。まず半導体基
板10が設けられている。酸化物の絶縁層12は基板の最上
部に位置する。ゲ−ト電極14はその絶縁層12上に位置す
る。チャネル領域16は、拡散グレ−ド・チャネルの部分1
8,19およびウェルの部分20から構成される。グレ−ド・
チャネルの部分18,19は、ゲ−ト電極14近傍で縦方向お
よび横方向の両方向に注入および拡散され、以下に説明
するグレ−ド・キャリア濃度特性を生ずる。
概略図である。図1はチップ(ダイ)に搭載される多くの
デバイスを代表して表現したものである。まず半導体基
板10が設けられている。酸化物の絶縁層12は基板の最上
部に位置する。ゲ−ト電極14はその絶縁層12上に位置す
る。チャネル領域16は、拡散グレ−ド・チャネルの部分1
8,19およびウェルの部分20から構成される。グレ−ド・
チャネルの部分18,19は、ゲ−ト電極14近傍で縦方向お
よび横方向の両方向に注入および拡散され、以下に説明
するグレ−ド・キャリア濃度特性を生ずる。
【０００５】従来のデバイスはさらにソ−ス/ドレイン
領域22およびソ−ス/ドレイン領域24から構成される。
ソ−ス/ドレイン領域22,24もまた、当該技術分野で周知
の技術によって、ゲ−ト電極14直下で注入および拡散さ
れる。その結果生じるDMOS電界効果デバイスは、セルフ
・アライン工程に関連して上述したような利益をもたら
す。しかしながら、従来のDMOS電界効果デバイスは、そ
のデバイスのしきい電圧を制御することに関する特有の
不利益をもたらす。
領域22およびソ−ス/ドレイン領域24から構成される。
ソ−ス/ドレイン領域22,24もまた、当該技術分野で周知
の技術によって、ゲ−ト電極14直下で注入および拡散さ
れる。その結果生じるDMOS電界効果デバイスは、セルフ
・アライン工程に関連して上述したような利益をもたら
す。しかしながら、従来のDMOS電界効果デバイスは、そ
のデバイスのしきい電圧を制御することに関する特有の
不利益をもたらす。
【０００６】そのしきい電圧(Vth)は、デバイスがタ−
ン・オンする際の電圧に関連するものである。その値は
いかなる製品に対しても適応可能な両立性を有するよう
にVthを制御することが望ましい。Vthは、消費電力およ
びスイッチング速度などの重要な特性パラメ−タに影響
するからである。
ン・オンする際の電圧に関連するものである。その値は
いかなる製品に対しても適応可能な両立性を有するよう
にVthを制御することが望ましい。Vthは、消費電力およ
びスイッチング速度などの重要な特性パラメ−タに影響
するからである。
【０００７】図1に示すようなデバイスでは、Vthは、そ
のチャネル領域がソ−ス/ドレイン領域に出くわす位置
におけるチャネル領域のキャリア濃度に多大な関連性を
有する。図2はデバイスに渡る横方向位置の関数として
キャリア濃度特性を示すものである。キャリア濃度の増
加する方向に軸30をとり、横方向位置は軸32で示され
る。破線で示す曲線34は、図1の領域18のようなグレ−
ド・チャネル領域のキャリア濃度特性を示す。実線で示
される曲線36は、図1の拡散されたソ−ス/ドレイン領域
22のキャリア濃度特性を示す。曲線34および36の交点
は、先に述べたチャネル・キャリア濃度のピ−クを示
す。この交点におけるキャリア濃度は、Vthに大きく影
響を及ぼす。
のチャネル領域がソ−ス/ドレイン領域に出くわす位置
におけるチャネル領域のキャリア濃度に多大な関連性を
有する。図2はデバイスに渡る横方向位置の関数として
キャリア濃度特性を示すものである。キャリア濃度の増
加する方向に軸30をとり、横方向位置は軸32で示され
る。破線で示す曲線34は、図1の領域18のようなグレ−
ド・チャネル領域のキャリア濃度特性を示す。実線で示
される曲線36は、図1の拡散されたソ−ス/ドレイン領域
22のキャリア濃度特性を示す。曲線34および36の交点
は、先に述べたチャネル・キャリア濃度のピ−クを示
す。この交点におけるキャリア濃度は、Vthに大きく影
響を及ぼす。
【０００８】図2のグラフは、拡散ソ−ス/ドレイン領域
の特性が、ある点においてグレ−ド・チャネル特性と交
わることを示しており、その点ではグレ−ド・チャネル
のキャリア濃度は急激に変化している。曲線36と交差す
る曲線34の部分は比較的急瞬な傾斜である。したがっ
て、ソ−ス/ドレイン領域22の位置がわずかに変化した
場合であっても、Vthに実質的に影響を及ぼすことにな
る。したがって従来のDMOS技術は、基本的にVthに影響
を与えやすいものである。
の特性が、ある点においてグレ−ド・チャネル特性と交
わることを示しており、その点ではグレ−ド・チャネル
のキャリア濃度は急激に変化している。曲線36と交差す
る曲線34の部分は比較的急瞬な傾斜である。したがっ
て、ソ−ス/ドレイン領域22の位置がわずかに変化した
場合であっても、Vthに実質的に影響を及ぼすことにな
る。したがって従来のDMOS技術は、基本的にVthに影響
を与えやすいものである。
【０００９】これまでDMOSは主に、Vthが非常に高いパ
ワ−・デバイスとして用いられてきた。したがってVthに
おける微々たる変化は許容範囲内にあった。しかし、DM
OS技術が低電力ディジタル・デバイスにも応用される現
在では、Vthを制御することは極めて重要である。
ワ−・デバイスとして用いられてきた。したがってVthに
おける微々たる変化は許容範囲内にあった。しかし、DM
OS技術が低電力ディジタル・デバイスにも応用される現
在では、Vthを制御することは極めて重要である。
【００１０】上述したようにDMOSの場合、半導体デバイ
スの対向するド−プ領域のインタ−フェ−スにおけるキ
ャリア濃度を制御することが非常に望まれている。
スの対向するド−プ領域のインタ−フェ−スにおけるキ
ャリア濃度を制御することが非常に望まれている。
【００１１】
【発明が解決しようとする課題】本発明は、半導体デバ
イスの対向するド−プされた領域のインタ−フェ−スに
おいて、キャリア濃度を制御する方法および装置を提供
することを目的とする。
イスの対向するド−プされた領域のインタ−フェ−スに
おいて、キャリア濃度を制御する方法および装置を提供
することを目的とする。
【００１２】
【課題を解決するための手段】本発明によれば、まず半
導体基板が提供される。その半導体基板の表面において
電極が形成される。第1ド−パント型を有する第1ド−プ
領域は、半導体基板内に形成される。その第1ド−プ領
域は第1キャリア濃度特性を有する。第1ド−プ領域は、
その電極の端部によって整合される。その電極に隣接し
てスペ−サが形成される。さらに、第2ド−パント型を
有する第2ド−プ領域は、半導体基板内に形成され、そ
の第2ド−パント型は第1ド−パント型とは異なるもので
ある。第2ド−パント領域はスペ−サによって整合され
る。第2ド−プ領域は、電極下部において横方向に延在
する。その延在する範囲(extent)はスペ−サによって決
定される。第2ド−プ領域は、第2ド−プ領域の範囲にお
いて第1ド−プ領域に出くわす。その延在する範囲は、
第1キャリア濃度特性が実質的に平坦である部分に配置
される。
導体基板が提供される。その半導体基板の表面において
電極が形成される。第1ド−パント型を有する第1ド−プ
領域は、半導体基板内に形成される。その第1ド−プ領
域は第1キャリア濃度特性を有する。第1ド−プ領域は、
その電極の端部によって整合される。その電極に隣接し
てスペ−サが形成される。さらに、第2ド−パント型を
有する第2ド−プ領域は、半導体基板内に形成され、そ
の第2ド−パント型は第1ド−パント型とは異なるもので
ある。第2ド−パント領域はスペ−サによって整合され
る。第2ド−プ領域は、電極下部において横方向に延在
する。その延在する範囲(extent)はスペ−サによって決
定される。第2ド−プ領域は、第2ド−プ領域の範囲にお
いて第1ド−プ領域に出くわす。その延在する範囲は、
第1キャリア濃度特性が実質的に平坦である部分に配置
される。
【００１３】
【実施例】図1は先に述べた従来のDMOS電界効果デバイ
スの断面図である。図2は従来のデバイスにおけるソ−
ス/ドレイン領域およびグレ−ド・チャネル領域のキャリ
ア濃度特性を、デバイスに渡る横方向位置の関数として
示すものである。これらの図は比較のために示すもので
あり、特に図3と比較するためである。
スの断面図である。図2は従来のデバイスにおけるソ−
ス/ドレイン領域およびグレ−ド・チャネル領域のキャリ
ア濃度特性を、デバイスに渡る横方向位置の関数として
示すものである。これらの図は比較のために示すもので
あり、特に図3と比較するためである。
【００１４】図3は本発明によるデバイスにおけるソ−
ス/ドレイン領域およびグレ−ド・チャネル領域のキャリ
ア濃度特性を、半導体基板に渡る横方向位置の関数とし
て示すものである。曲線40は、図1の曲線36に相当する
ソ−ス/ドレイン領域の特性を示す。曲線42は、図1の曲
線34に相当するグレ−ド・チャネル領域の特性を示す。
本発明によれば、曲線40は押し戻されて、グレ−ド・チ
ャネル領域特性のより平らな部分において曲線42と交わ
っている。したがって、製造工程に起因する何れかの領
域の僅かな位置変化は、Vthには比較的影響を与えない
であろう。本発明による方法によれば、図3に示す特性
を達成する新規かつ自明でない方法が提供される。
ス/ドレイン領域およびグレ−ド・チャネル領域のキャリ
ア濃度特性を、半導体基板に渡る横方向位置の関数とし
て示すものである。曲線40は、図1の曲線36に相当する
ソ−ス/ドレイン領域の特性を示す。曲線42は、図1の曲
線34に相当するグレ−ド・チャネル領域の特性を示す。
本発明によれば、曲線40は押し戻されて、グレ−ド・チ
ャネル領域特性のより平らな部分において曲線42と交わ
っている。したがって、製造工程に起因する何れかの領
域の僅かな位置変化は、Vthには比較的影響を与えない
であろう。本発明による方法によれば、図3に示す特性
を達成する新規かつ自明でない方法が提供される。
【００１５】本発明によって形成されるデバイスはDMOS
電界効果デバイスである。図4ないし図7はDMOS電界効果
デバイスを形成する際の種々の工程を示す。図4ないし
図7はチップ(ダイ)に形成することが可能な実質的に同
様な様々なデバイスの1つを示す。好適実施例に係るデ
バイスは、p-チャネル・エンハスメント・モ−ド電界効果
デバイスであり、p-型のソ−ス/ドレイン領域およびn-
型グレ−ド・チャネルならびにチャネル・ウェル領域を有
する。しかしながら、ド−パントの種類,材料およびプ
ロセスを変更して、以下に説明する方法および装置を、
本発明の精神から逸脱することなしに形成し得るであろ
うことは、当業者にとって明らかであろう。
電界効果デバイスである。図4ないし図7はDMOS電界効果
デバイスを形成する際の種々の工程を示す。図4ないし
図7はチップ(ダイ)に形成することが可能な実質的に同
様な様々なデバイスの1つを示す。好適実施例に係るデ
バイスは、p-チャネル・エンハスメント・モ−ド電界効果
デバイスであり、p-型のソ−ス/ドレイン領域およびn-
型グレ−ド・チャネルならびにチャネル・ウェル領域を有
する。しかしながら、ド−パントの種類,材料およびプ
ロセスを変更して、以下に説明する方法および装置を、
本発明の精神から逸脱することなしに形成し得るであろ
うことは、当業者にとって明らかであろう。
【００１６】図4では半導体基板50が提供されている。
好適実施例にあっては、半導体基板50はp-導電性を与え
るべくほう素が低濃度にド−プされる。半導体基板は表
面52を有する。ウェル領域58は表面52直下に形成され、
好適には燐を基板50に注入することによって形成され
る。絶縁層54は表面52上に形成される。絶縁層54は絶縁
酸化物から構成することが可能であり、熱酸化膜成長な
どの周知の技術を用いて形成することが可能である。電
極56は基板表面52上の絶縁層54上に形成される。電極56
は良好な電界効果デバイスのゲ−トを提供する。電極56
は一般にポリシリコンから構成され、フォトリソグラフ
およびそれに付随する周知の技術で形成される。
好適実施例にあっては、半導体基板50はp-導電性を与え
るべくほう素が低濃度にド−プされる。半導体基板は表
面52を有する。ウェル領域58は表面52直下に形成され、
好適には燐を基板50に注入することによって形成され
る。絶縁層54は表面52上に形成される。絶縁層54は絶縁
酸化物から構成することが可能であり、熱酸化膜成長な
どの周知の技術を用いて形成することが可能である。電
極56は基板表面52上の絶縁層54上に形成される。電極56
は良好な電界効果デバイスのゲ−トを提供する。電極56
は一般にポリシリコンから構成され、フォトリソグラフ
およびそれに付随する周知の技術で形成される。
【００１７】図5は本発明の好適実施例に係る方法によ
るデバイスを形成する段階を示すものであり、基板内に
ド−プされた領域が形成された直後のものである。特に
第1ド−プ領域60,62は、半導体基板50内に形成されてい
る。領域60,62は、注入角が10°以下で燐をイオン注入
することによって形成することが望ましく、さらに好適
にはその注入角は0°である。注入するための技術自体
はよく知られたものであり、例えば45ないし70keVのエ
ネルギにおいて、原子数が1平方センチ当り3.0*1013な
いし6.0*1013のド−ズと共に実行することが可能であ
る。領域60,62は電界効果デバイスのグレ−ド・チャネル
の部分を提供する。グレ−ド・チャネル領域60,62は、先
に述べた燐がド−プされた領域58と共に、電界効果デバ
イスのチャネルを提供する。本発明の好適実施例では、
チャネルの両側にグレ−ド・チャネル領域を含む。しか
しながら他の実施例にあっては、そのチャネルの一方の
側または他方の側にのみ1つのグレ−ド・チャネル領域を
具備することも可能である。
るデバイスを形成する段階を示すものであり、基板内に
ド−プされた領域が形成された直後のものである。特に
第1ド−プ領域60,62は、半導体基板50内に形成されてい
る。領域60,62は、注入角が10°以下で燐をイオン注入
することによって形成することが望ましく、さらに好適
にはその注入角は0°である。注入するための技術自体
はよく知られたものであり、例えば45ないし70keVのエ
ネルギにおいて、原子数が1平方センチ当り3.0*1013な
いし6.0*1013のド−ズと共に実行することが可能であ
る。領域60,62は電界効果デバイスのグレ−ド・チャネル
の部分を提供する。グレ−ド・チャネル領域60,62は、先
に述べた燐がド−プされた領域58と共に、電界効果デバ
イスのチャネルを提供する。本発明の好適実施例では、
チャネルの両側にグレ−ド・チャネル領域を含む。しか
しながら他の実施例にあっては、そのチャネルの一方の
側または他方の側にのみ1つのグレ−ド・チャネル領域を
具備することも可能である。
【００１８】グレ−ド・チャネル領域60,62はゲ−ト電極
56に隣接して形成される。グレ−ド・チャネル領域60,62
は、当該技術分野でよく知られているように、ゲ−ト電
極の端部によって最終的には整合(aligned)される。グ
レ−ド・チャネル領域60,62が形成された後、ドライブ操
作(drive operation)が行われる。そのドライブ操作
は、グレ−ド・チャネル領域60,62をゲ−ト電極直下にさ
らに移動させ、その領域を活性化させることに資する。
好適実施例にあってはそのドライブは、約900ないし100
0℃で約30分間の燃焼アニ−ル(furnace anneal)と共に
実行される。
56に隣接して形成される。グレ−ド・チャネル領域60,62
は、当該技術分野でよく知られているように、ゲ−ト電
極の端部によって最終的には整合(aligned)される。グ
レ−ド・チャネル領域60,62が形成された後、ドライブ操
作(drive operation)が行われる。そのドライブ操作
は、グレ−ド・チャネル領域60,62をゲ−ト電極直下にさ
らに移動させ、その領域を活性化させることに資する。
好適実施例にあってはそのドライブは、約900ないし100
0℃で約30分間の燃焼アニ−ル(furnace anneal)と共に
実行される。
【００１９】図6は本発明による方法でデバイスを形成
する段階を示すものであり、側壁スペ−サを形成するた
めに必要な層が形成されている。特に、層70である約30
0オングストロ−ムの堆積された酸化物層が、形成され
ている。好適には層70は、300オングストロ−ムのTEOS
SiO2から構成される。さらに、層72である約500ない
し2000オングストロ−ムに堆積された窒化物層(Si3N4)
が形成されている。層70,72は、好適実施例に係る方法
において用いられる側壁スペ−サを構成する材料を提供
する。
する段階を示すものであり、側壁スペ−サを形成するた
めに必要な層が形成されている。特に、層70である約30
0オングストロ−ムの堆積された酸化物層が、形成され
ている。好適には層70は、300オングストロ−ムのTEOS
SiO2から構成される。さらに、層72である約500ない
し2000オングストロ−ムに堆積された窒化物層(Si3N4)
が形成されている。層70,72は、好適実施例に係る方法
において用いられる側壁スペ−サを構成する材料を提供
する。
【００２０】図7は本発明による方法でデバイスを形成
する段階を示すものであり、側壁スペ−サが形成された
後のものであり、またソ−ス/ドレイン領域が注入され
てスペ−サによって整合された後のものである。特に図
6に示す段階から図7に示す段階への移行において、異方
性リアクティブ・イオン・エッチ(RIE)を用いてゲ−ト電
極56に隣接する側壁スペ−サ80,82を限定している。そ
の後第2ド−プ領域84,86が側壁に隣接して形成され、そ
の側壁によって整合される。領域84,86は周知の注入技
術を用いてほう素を注入することによって形成される。
領域84,86は良好な電界効果デバイスのソ−ス/ドレイン
領域を提供する。
する段階を示すものであり、側壁スペ−サが形成された
後のものであり、またソ−ス/ドレイン領域が注入され
てスペ−サによって整合された後のものである。特に図
6に示す段階から図7に示す段階への移行において、異方
性リアクティブ・イオン・エッチ(RIE)を用いてゲ−ト電
極56に隣接する側壁スペ−サ80,82を限定している。そ
の後第2ド−プ領域84,86が側壁に隣接して形成され、そ
の側壁によって整合される。領域84,86は周知の注入技
術を用いてほう素を注入することによって形成される。
領域84,86は良好な電界効果デバイスのソ−ス/ドレイン
領域を提供する。
【００２１】好適実施例にあっては、ソ−ス/ドレイン
領域を整合させるために限定されたスペ−サ80,82を用
いている。もしそうでなければ、電極56の縦向きの端部
近傍で注入を妨げる他の機構(mechanism)が存在するこ
とに留意すべきである。ここで用いる「スペ−サ(space
r)」なる語は、そのような全ての機構を含むべく意図す
るものである。
領域を整合させるために限定されたスペ−サ80,82を用
いている。もしそうでなければ、電極56の縦向きの端部
近傍で注入を妨げる他の機構(mechanism)が存在するこ
とに留意すべきである。ここで用いる「スペ−サ(space
r)」なる語は、そのような全ての機構を含むべく意図す
るものである。
【００２２】よく知られているように、ほう素はp型で
ありキャリアとしてホ−ルを提供するものである。言う
までもなく、ソ−ス/ドレイン領域84,86のド−パント型
は、グレ−ド・チャネル領域60,62およびチェネル・ウェ
ル領域58のものとは反対のものである。
ありキャリアとしてホ−ルを提供するものである。言う
までもなく、ソ−ス/ドレイン領域84,86のド−パント型
は、グレ−ド・チャネル領域60,62およびチェネル・ウェ
ル領域58のものとは反対のものである。
【００２３】好適実施例による方法によれば、領域84,8
6はスペ−サ80,82によって整合されている。好適には、
領域84,86はそれぞれグレ−ド・チャネル領域60,62内に
形成される。領域84,86は、約1065℃で約45秒間の急足
熱アニ−ル(RTA:Rapid Thermal Anneal)によって活性化
される。RTAプロセスは、ソ−ス/ドレイン領域84,86を
ゲ−ト電極56の極めて直下をドライブしないことを保証
する。
6はスペ−サ80,82によって整合されている。好適には、
領域84,86はそれぞれグレ−ド・チャネル領域60,62内に
形成される。領域84,86は、約1065℃で約45秒間の急足
熱アニ−ル(RTA:Rapid Thermal Anneal)によって活性化
される。RTAプロセスは、ソ−ス/ドレイン領域84,86を
ゲ−ト電極56の極めて直下をドライブしないことを保証
する。
【００２４】領域84,86はゲ−ト電極56下部でいくらか
横向きに延在している。領域84,86のその広がりはそれ
ぞれ88,90で示されている。
横向きに延在している。領域84,86のその広がりはそれ
ぞれ88,90で示されている。
【００２５】領域84,86は特有のキャリア濃度特性を有
し、これはド−パント注入のパラメ−タ要素およびその
後の製造工程において用いられる熱サイクルのパラメ−
タ要素に依存する。好適実施例にあっては、領域84,86
を介するキャリア濃度は、領域の延在する範囲の非常に
近傍を除いて一定に維持され、その部分ではキャリア濃
度は減少する。しかしながら、キャリア濃度は変化しう
る。何れにしても、領域84,86の各広がり88,90は、それ
ぞれグレ−ド・チャネル領域60,62に直面し、直接インタ
フェ−スを行う。
し、これはド−パント注入のパラメ−タ要素およびその
後の製造工程において用いられる熱サイクルのパラメ−
タ要素に依存する。好適実施例にあっては、領域84,86
を介するキャリア濃度は、領域の延在する範囲の非常に
近傍を除いて一定に維持され、その部分ではキャリア濃
度は減少する。しかしながら、キャリア濃度は変化しう
る。何れにしても、領域84,86の各広がり88,90は、それ
ぞれグレ−ド・チャネル領域60,62に直面し、直接インタ
フェ−スを行う。
【００２６】そのインタ−フェ−スの横方向の位置は、
側壁スペ−サ80,82の厚さに直接関連する。したがって
側壁スペ−サ80,82は、各領域60,62において対向するド
−プ領域84,86のインタ−フェ−スを正確に位置づける
ことに資する。図3を図2と比較すれば、本発明による好
適実施例に係る方法は極めて良好な結果を与えることが
分かる。特に、ソ−ス/ドレイン領域のキャリア濃度特
性曲線40は、グレ−ド・チャネル領域のキャリア濃度特
性曲線の比較的平坦な部分に押し戻されている。
側壁スペ−サ80,82の厚さに直接関連する。したがって
側壁スペ−サ80,82は、各領域60,62において対向するド
−プ領域84,86のインタ−フェ−スを正確に位置づける
ことに資する。図3を図2と比較すれば、本発明による好
適実施例に係る方法は極めて良好な結果を与えることが
分かる。特に、ソ−ス/ドレイン領域のキャリア濃度特
性曲線40は、グレ−ド・チャネル領域のキャリア濃度特
性曲線の比較的平坦な部分に押し戻されている。
【００２７】
【発明の効果】以上本発明によれば、半導体装置の対向
するド−プ領域のインタ−フェ−スにおけるキャリア濃
度を制御する、新規であって自明でない方法が提供され
る。好適実施例に係る方法によれば、1つの領域の部分
をある領域に正確に配置するスペ−サが提供され、その
部分は第2領域のキャリア濃度特性の所望の点における
領域である。したがって係る実施例と共に、本発明はDM
OS電界効果デバイスのVthを実質的に制御し得るもので
ある。
するド−プ領域のインタ−フェ−スにおけるキャリア濃
度を制御する、新規であって自明でない方法が提供され
る。好適実施例に係る方法によれば、1つの領域の部分
をある領域に正確に配置するスペ−サが提供され、その
部分は第2領域のキャリア濃度特性の所望の点における
領域である。したがって係る実施例と共に、本発明はDM
OS電界効果デバイスのVthを実質的に制御し得るもので
ある。
【図1】従来の技術によるDMOS電界効果デバイスの部分
の断面図である。
の断面図である。
【図2】図1に示すデバイスのド−プ領域のキャリア濃度
特性を示すグラフである。
特性を示すグラフである。
【図3】本発明によるデバイスのド−プ領域のキャリア
濃度特性を示すグラフである。
濃度特性を示すグラフである。
【図4】本発明によるデバイスの製造工程を示すもので
あって、ゲ−ト電極が形成された直後のものである。
あって、ゲ−ト電極が形成された直後のものである。
【図5】グレ−ド・チャネル領域が形成された直後の、図
4の構造を示す。
4の構造を示す。
【図6】窒化物層が形成された直後の、図5に示す構造を
示す。
示す。
【図7】スペ−サが形成されてソ−ス/ドレイン領域が形
成された後の、図6に示す構造を示す。
成された後の、図6に示す構造を示す。
１２ 絶縁層 １４ ゲ−ト電極 １６ チャネル領域 １８,１９ グレ−ド・チャネル領域 ２０ ウェル領域 ２２,２４ ソ−ス/ドレイン領域 ３４,４２ グレ−ド・チャネル領域の濃度特性 ３６,４０ ソ−ス/ドレイン領域の濃度特性 ５２ 半導体基板 ５４ 絶縁層 ５６ ゲ−ト電極 ５８ ウェル領域 ６０,６２ 第1ド−プ領域 ７０ 酸化物層 ７２ 窒化物層 ８０,８２ 側壁スペ−サ ８４,８６ 第2ド−プ領域 ８８,９０ 第2ド−プ領域が延在する境界
Claims (2)
- 【請求項１】 半導体デバイスの対向するド−プ領域の
インタ−フェ−スにおけるキャリア濃度を制御する方法
であって：半導体基板(50)の表面(52)の直下に第1型ド
−パントにド−プされた半導体基板(50)を提供する段
階；前記半導体基板(50)の前記表面(52)上に電極(56)を
形成する段階；前記半導体基板(50)内で前記第1ド−パ
ント型の第1ド−プ領域(60)を形成する段階であって、
前記第1ド−プ領域(60)は前記電極(56)の端部によって
整合され、前記第1ド−プ領域(60)は平坦な部分と急瞬
な傾斜部分とを有する第1キャリア濃度特性を有する第1
ド−プ領域(60)を形成する段階；前記電極(56)に隣接す
るスペ−サ(80)を形成する段階；および前記第1ド−プ
領域(60)において前記第1ド−パント型とは逆の第2ド−
パント型の第2ド−プ領域(84)を形成する段階であっ
て、前記第2ド−プ領域(84)は前記スペ−サ(80)によっ
て整合され、前記第2ド−プ領域(84)は前記電極下部で
横向きの広がり(88)を有し、前記広がり(88)はスペ−サ
(80)によって決定され、前記第2ド−プ領域(84)は、前
記第1キャリア濃度特性(42)の前記平坦な部分に対応す
る位置における前記第2ド−プ領域の広がり(88)におい
て、前記第1ド−プ領域(60)に出くわす第2ド−プ領域(8
4)を形成する段階；から構成されることを特徴とする方
法。 - 【請求項２】 半導体デバイスの対向するド−プ領域の
インタ−フェ−スにおけるキャリア濃度を制御する方法
であって：前記半導体基板の表面(52)直下に第1型ド−
パントがド−プされた半導体基板(50)を提供する段階；
前記半導体基板の前記表面(52)上に電極(56)を形成する
段階；前記電極(56)の端部に隣接して前記基板内に第1
キャリア型を有するグレ−ド・ド−プ領域(60)を形成す
る段階；前記電極直下で前記グレ−ド・ド−プ領域をド
ライブし、平坦な部分および急瞬な傾斜の部分を有する
第1キャリア濃度特性(42)を具備せしめる段階；前記電
極(56)に隣接するスペ−サ(80)を形成する段階；および
前記グレ−ド・ド−プ領域(60)内に第2ド−プ領域(84)を
形成する段階であって、前記第2ド−プ領域(84)は前記
スペ−サ(80)によって整合され前記第1キャリア型とは
逆の第2キャリア型を有し、前記第2ド−プ領域(84)は前
記電極(56)下部において横方向に広がり(88)を有し、前
記広がり(88)は前記スペ−サ(80)によって決定され、前
記第2ド−プ領域(84)は前記第1キャリア濃度特性(42)の
前記平坦な部分内の位置における、前記第2ド−プ領域
の広がり(88)において、前記グレ−ド・ド−プ領域(60)
に出くわす第2ド−プ領域(84)を形成する段階；から構
成されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US7957693A | 1993-06-22 | 1993-06-22 | |
| US079576 | 1993-06-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799315A true JPH0799315A (ja) | 1995-04-11 |
Family
ID=22151423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6151764A Pending JPH0799315A (ja) | 1993-06-22 | 1994-06-10 | 半導体デバイスの対向するドープ領域のインターフェースにおけるキャリア濃度を制御する方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0631302A3 (ja) |
| JP (1) | JPH0799315A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5675166A (en) * | 1995-07-07 | 1997-10-07 | Motorola, Inc. | FET with stable threshold voltage and method of manufacturing the same |
| CN106298525A (zh) * | 2015-05-29 | 2017-01-04 | 北大方正集团有限公司 | 平面型vdmos的制造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105373A (en) * | 1978-12-04 | 1980-08-12 | Mostek Corp | Metal oxide semiconductor transistor and method of fabricating same |
| JPS62217666A (ja) * | 1986-03-18 | 1987-09-25 | Nippon Denso Co Ltd | Ｍｉｓトランジスタ |
| JPH0222862A (ja) * | 1988-07-11 | 1990-01-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02102543A (ja) * | 1988-10-11 | 1990-04-16 | Nec Corp | 絶縁ゲート型電界効果トランジスタの製造方法 |
| JP2928342B2 (ja) * | 1989-10-20 | 1999-08-03 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| EP0456318B1 (en) * | 1990-05-11 | 2001-08-22 | Koninklijke Philips Electronics N.V. | CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain transistors |
| JP2633104B2 (ja) * | 1991-05-21 | 1997-07-23 | シャープ株式会社 | 半導体装置の製造方法 |
-
1994
- 1994-06-10 JP JP6151764A patent/JPH0799315A/ja active Pending
- 1994-06-13 EP EP94109010A patent/EP0631302A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0631302A3 (en) | 1995-09-20 |
| EP0631302A2 (en) | 1994-12-28 |
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