KR20010081437A - 반도체 장치의 소자 격리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 소자 격리막 형성 방법에 관한 것으로, STI(Shallow Trench Isolation) 방식에 의하여 소자 격리막을 형성하는 방법에서, 트렌치의 오프닝(opening) 부위를 라운드(round) 형태로 형성하는 방법을 개시한다.
본 발명에 따르면, 트렌치의 오프닝 부위에서 발생하는 게이트 산화막의 씨닝(thinning) 현상을 방지하여 게이트 산화막 절연파괴 전압(oxide breakdown voltage)이 저하되는 것을 방지할 수 있으며, 이에 따라 GOI(Gate Oxide Integrity) 특성을 향상시킬 수 있게 된다. 또한 소자 격리막의 폭을 줄여 활성 영역의 폭을 증가시킬 수 있다. 그리고 트렌치를 산화막으로 채울 때, 트렌치 내부에 기공의 형성을 억제하여 트렌치 내부의 필링(filling) 특성을 향상시킬 수 있으므로 소자 격리막의 절연률을 향상시킬 수 있게 된다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 장치의 소자 격리막 형성 방법에 관한 것이다.
일반적으로 반도체 장치는 점차 고집적화되어, 일정한 셀(cell) 면적상에 고밀도의 반도체 소자들이 형성되고 있다. 이러한 경향에 따라 반도체 소자들 사이의 간격은 점차 감소되며, 반도체 장치 형성 공정은 보다 엄격하고 정밀하게 제어되고 있다. 특히 반도체 기판의 활성 영역을 분리하는 소자격리막 형성 방법에서, 활성 영역의 폭을 늘이고, 아이솔레이션(isolation) 영역의 폭을 줄이기 위한 여러가지 공정들이 개발되어 사용되고 있다.
이와 같은 소자 격리막 형성 방법으로 널리 사용하는 방법은 LOCOS(LOCal Oxidation of Silicon) 방식을 이용한 소자 격리막 형성 방법이다. 하지만 상기 LOCOS 방식에 의한 소자 격리막 형성 방법은 소자 격리막 성장중에 함께 발생하는 버즈 빅(bird's beak) 현상으로 인하여 소자 분리 피치(pitch)의 제약, 소자 분리막 두께의 불균일 등의 구조적인 문제와 펀치 쓰루(punch through) 특성 저하, 접합 누설 전류(junction leakage) 증가 등의 전기적인 문제가 함께 발생한다. 따라서 상기 LOCOS 방식의 문제점들을 해소하기 위하여 상기 LOCOS 방식을 개량한 SEPOX(SElective Poly Silicon Oxidation) 방식, PSL(Poly Spacer LOCOS) 방식 등을 이용한 소자 격리막 형성 방법들이 사용된다. 하지만 이와 같은 개량된 LOCOS 방식에서도 버즈 빅(bird's beak)의 발생을 완전히 억제할 수 없으므로 소자 분리 피치의 제약을 극복하기 어렵다. 또한 산화막 성장에 많은 시간이 소요되며, 산화막 성장중에 산화막 내부로 불순물이 침입하는 문제가 발생한다. 이러한 문제점을 해소하기 위하여 반도체 기판에 얕은 트렌치(trench)를 먼저 형성한 후에 상기 트렌치를 채우도록 산화막을 형성하는 STI(Shallow Trench Isolation) 방식의 소자격리막 형성 방법을 사용한다.
이하 도면을 참조하면서 이 분야에서 일반적으로 사용되는 STI 방식의 소자 격리막 형성 방법을 살펴보기로 한다. 도 1a 내지 도 1e는 종래의 STI 방식에 따른 소자 격리막 형성 공정을 순차적으로 나타내는 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)상에 얇게 패드 산화막(pad oxide, 102)을 형성하고, 상기 패드 산화막(102)상에 실리콘 질화막(Si3N4, 104)을 형성한다. 상기 패드 산화막(102)은 열산화(thermal oxidation) 방법을 사용하여 형성하며, 200Å 내지 500Å의 두께로 얇게 형성한다. 상기 실리콘 질화막(104)은 저압 CVD(Low Pressure Chemical Vapor Deposition, LPCVD) 방법으로 형성하며, 1000Å 내지 2000Å의 두께로 형성한다. 상기 패드 산화막(102)은 통상 압축 응력(compressive stress)를 가지며, 이로 인하여 상기 실리콘 질화막(104)이 일반적으로 가지는 전단 응력(tensile stress)을 완화시키는 기능을 한다.
도 1b를 참조하면, 상기 실리콘 질화막(104) 및 상기 패드 산화막(102)을 상기 반도체 기판(100)상의 소자 격리막 형성 부위가 노출되도록 패터닝하여 실리콘 질화막 패턴을 형성한다. 다음으로, 상기 질화막 패턴을 마스크로 하여 반도체 기판을 식각하여 트렌치(trench, 106)를 형성한다.
도 1c를 참조하면, 상기 트렌치(106)의 측벽에 측벽 산화막(sidewall oxide, 108)을 성장시킨다. 상기 측벽 산화막(108)은 열산화 방법(thermal oxidation)을 사용하여 형성하며, 50Å 내지 100Å의 얇은 두께로 형성한다. 상기 측벽산화막(108)은 상기 트렌치(106)의 패터닝시 상기 반도체 기판(100)을 이루는 실리콘의 격자가 손상되는 것을 치유하는 기능을 한다. 상기 트렌치(106) 및 실리콘 질화막(104)을 포함하여 반도체 기판 전면에 라이너(liner, 110)를 형성한다. 상기 라이너(110)는 실리콘 질화막으로 이루어지며, 약 50Å의 두께로 형성된다. 상기 라이너(110)는 후속으로 형성되는 필드 산화막 내부의 불순물이 반도체 기판 내부로 확산하는 것을 방지하며, 게이트 산화막 불량 발생을 억제하는 기능을 한다.
도 1d를 참조하면, 상기 트렌치(106)를 채우도록 반도체 기판 전면에 산화막(112)을 형성한다. 상기 산화막(112)은 BPSG(BoroPhosphor Silicate Glass), USG(Undoped Silicate Glass) 등의 산화막으로 이루어질 수 있으며, 본 실시예에서 상기 산화막(112)은 HTO(High Temperature Oxide)로 이루어진다. 다음으로 상기 실리콘 질화막 패턴 상면의 산화막을 제거하기 위하여 평탄화 공정을 진행한다. 이때 평탄화 공정을 위하여 통상적으로 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 방법을 사용한다.
도 1e를 참조하면, 상기 실리콘 질화막 패턴 및 상기 패드 산화막(102)을 제거한다. 상기 실리콘 질화막 패턴의 제거는 습식 식각에 의한 스트립(strip) 공정을 사용하여 진행한다. 이때 식각 용액으로는 고온, 예를 들면 160℃ 내지 170℃의 인산(H3PO4) 용액을 사용한다. 다음으로, 상기 스트립 공정을 통하여 노출되는 반도체 기판상에 게이트 산화막을 형성한다.
반도체 장치의 제조에 있어서 게이트 산화막은 문턱 전압(thresholdvoltage) 제어, 리플레쉬(refresh) 특성 등의 반도체 장치의 동작 특성을 결정하는 중요한 요인이다. 그런데 상술한 종래의 STI 방식에 따른 반도체 장치의 소자 격리막 형성 방법에서, 트렌치의 상부는 날카로운 모서리를 가지며, 날카로운 모서리로 인하여 응력이 집중된다. 또한 도 1e에 도시된 Ⅰ부위에서 볼 수 있듯이, 트렌치가 형성되고 산화막이 채워지는 필드 영역에서 필드 산화막의 일부가 함몰하는 디핑(dipping) 현상 및 트렌치 상부의 라이너가 경사를 가지는 덴트(dent) 현상이 발생한다. 이에 따라 상기 Ⅰ부위에서 형성되는 게이트 산화막은 고르게 형성되지 못하고 얇게 형성되는 씨닝(thinning) 현상이 발생한다. 이와 같은 씨닝 현상으로 인하여 게이트 산화막의 절연파괴 전압(breakdown voltage) 및 절연파괴 전하량(breakdown electrical charge, QBD) 값이 저하되는 등의 게이트 절연막 불량이 발생하게 되고 GOI(Gate Oxide Integrity) 특성이 저하되는 등의 문제점이 발생한다.
본 발명은 상술한 종래의 STI 방식에 의한 소자 격리막 형성 방법에서의 문제점들을 해소하기 위하여 트렌치의 오프닝(opening) 부위를 라운드(round) 형태로 형성하는 새로운 반도체 장치의 소자 격리막 형성 방법을 제공하는 것을 목적으로 한다.
도 1a 내지 도 1e는 종래의 STI 방식에 따른 소자 격리막 형성 공정을 순차적으로 나타내는 단면도들; 그리고
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 장치의 소자 격리막 형성 공정들을 순차적으로 나타내는 단면도들.
* 도면의 주요 부분에 대한 간단한 설명
100, 300 : 반도체 기판 102, 302 : 패드 산화막
104, 304 : 실리콘 질화막 106, 310 : 트렌치(trench)
108, 312 : 측벽 산화막 110, 314 : 라이너(liner)
112, 316 : 필드 산화막 114b, 508 : 비트 라인
306 : 스페이서 절연막 308a, 308b : 스페이서
상기 목적을 이루기 위하여 본 발명에 따르는 얕은 트렌치 격리 방식에 의한소자 격리막 형성 방법은, 반도체 기판상에 절연막 패턴을 형성하는 단계; 상기 절연막 패턴의 양측벽에 스페이서를 형성하는 단계; 상기 스페이서 및 상기 반도체 기판을 식각하여 상부의 양 측벽이 라운드 형태를 가지는 트렌치를 형성하는 단계; 그리고 상기 트렌치를 채우도록 산화막을 형성하는 단계를 포함한다.
본 발명에 있어서, 상기 트렌치의 형성 방법은, 상기 스페이서를 마스크로 하여 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 및 상기 스페이서를 포함하여 반도체 기판을 전면식각하여 상기 트렌치의 상부 양 측벽을 라운드 형태로 형성하는 단계를 포함하여 이루어진다.
본 발명의 바람직한 실시예에 있어서, 상기 스페이서는 실리콘 질화막, 산화막, 폴리 실리콘중 어느 하나로 형성하는 것이 바람직하다.
(실시예)
이하 도면을 참조하면서 본 발명의 실시예에 따른 반도체 장치의 소자 격리막 형성 방법을 상세히 살펴보기로 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 장치의 소자 격리막 형성 공정들을 순차적으로 나타내는 단면도들이다.
도 2a를 참조하면, 반도체 기판(300)상에 얇게 패드 산화막(pad oxide, 302)을 형성하고, 상기 패드 산화막(302)상에 실리콘 질화막(Si3N4, 304)을 형성한다. 상기 패드 산화막(302)은 열산화(thermal oxidation) 방법을 사용하여 형성하며, 200Å 내지 500Å의 두께로 얇게 형성한다. 상기 실리콘 질화막(304)은 저압CVD(Low Pressure Chemical Vapor Deposition, LPCVD) 방법으로 형성하며, 1000Å 내지 2000Å의 두께로 형성한다. 상기 패드 산화막(302)은 통상 압축 응력(compressive stress)를 가지며, 이로 인하여 상기 실리콘 질화막(304)이 일반적으로 가지는 전단 응력(tensile stress)을 완화시키는 기능을 한다.
도 2b를 참조하면, 상기 실리콘 질화막(304) 및 상기 패드 산화막(302)을 상기 반도체 기판(300)상의 소자 격리막 형성 부위가 노출되도록 패터닝하여 실리콘 질화막 패턴을 형성한다.
도 2c 및 도 2d를 참조하면, 상기 실리콘 질화막 패턴을 포함하는 반도체 기판 전면에 스페이서 절연막(306)을 형성한다. 다음으로 상기 스페이서 절연막(306)을 필드 산화막이 형성될 반도체 기판이 노출되도록 패터닝하여 스페이서(308a)를 형성한다. 상기 스페이서(308a)는 상기 실리콘 질화막 패턴의 양 측벽에 형성되며, 상기 스페이서(308a)의 형성을 위하여 에치백(etch-back) 공정과 같은 전면 식각 방법을 사용한다. 이때 상기 스페이서 절연막(308) 및 스페이서(308a)는 산화막, 질화막, 폴리 실리콘 중 어느 하나로 이루어진다.
도 2e를 참조하면, 상기 스페이서(308a)를 식각 마스크로 하여 반도체 기판을 식각함으로써 반도체 기판 내부에 트렌치(310)를 형성한다. 이때 선택적인 이방성 식각을 사용하여 상기 트렌치(310)을 형성한다. 이에 따라 상기 트렌치(310)는 상기 스페이서(308a)가 형성되는 폭만큼 작게 형성될 수 있으며, 이에 따라 후속으로 형성되는 필드 산화막을 통하여 정의되는 활성 영역의 폭이 커지게 된다.
도 2f를 참조하면, 상기 스페이서(308a)를 포함하여 반도체 기판을 전면식각하여 상기 트렌치(310)의 상부 양측벽을 라운드 형태로 형성한다. 이때 스페이서(308b)는 식각되어 높이 및 폭이 작아지는데, 상기 스페이서(308b)가 식각되는 폭만큼 상기 트렌치(310) 상부 양측벽이 식각된다. 이에 따라 상기 트렌치(310)는 도면에 도시된 Ⅱ 부위에서 볼 수 있듯이 상부 양측부가 라운드 형태를 가지도록 형성된다.
도 2g를 참조하면, 상기 트렌치(310)의 측벽에 측벽 산화막(sidewall oxide, 312)을 성장시킨다. 상기 측벽 산화막(312)은 열산화 방법(thermal oxidation)을 사용하여 형성하며, 50Å 내지 100Å의 얇은 두께로 형성한다. 상기 측벽 산화막(312)은 상기 트렌치(310)의 패터닝시 상기 반도체 기판(300)을 이루는 실리콘의 격자가 손상되는 것을 치유하는 기능을 한다. 상기 트렌치(310) 및 실리콘 질화막 패턴을 포함하여 반도체 기판 전면에 라이너(liner, 314)를 형성한다. 상기 라이너(314)는 실리콘 질화막으로 이루어지며, 약 50Å의 두께로 형성된다. 상기 라이너(314)는 후속으로 형성되는 필드 산화막 내부의 불순물이 반도체 기판 내부로 확산하는 것을 방지하며, 게이트 산화막 불량 발생을 억제하는 기능을 한다.
다음으로, 상기 트렌치(310)를 채우도록 반도체 기판 전면에 산화막(316)을 형성한다. 상기 산화막(316)은 BPSG(BoroPhosphor Silicate Glass), USG(Undoped Silicate Glass) 등의 산화막으로 이루어질 수 있으며, 본 실시예에서 상기 산화막(316)은 HTO(High Temperature Oxide)로 이루어진다.
다음으로, 평탄화 공정을 진행하여 상기 실리콘 질화막 패턴 상면의 산화막 및 라이너를 제거한다. 이때 평탄화 공정을 위하여 통상적으로 화학 기계적연마(Chemical Mechanical Polishing, CMP) 방법을 사용한다.
도 2h를 참조하면, 상기 실리콘 질화막 패턴 및 상기 패드 산화막(302)을 제거한다. 상기 실리콘 질화막 패턴의 제거는 습식 식각에 의한 스트립(strip) 공정을 사용하여 진행한다. 이때 식각 용액으로는 고온, 예를 들면 160℃ 내지 170℃의 인산(H3PO4) 용액을 사용한다. 다음으로, 상기 스트립 공정을 통하여 노출되는 반도체 기판상에 게이트 산화막(318)을 형성한다.
이와 같이 이루어지는 본 발명에 따른 STI 방식의 반도체 장치의 소자 격리막 형성 방법은 트렌치의 상부 양측을 라운드 형태로 형성하는 것을 특징으로 한다. 이러한 라운드 형태의 트렌치 상부는 종래의 날카로운 모서리를 가지는 형태의 트렌치 상부에 비하여 트렌치 상부에서의 게이트 산화막 씨닝(thinning) 현상을 방지하고 게이트 산화막 두께를 일정하게 유지할 수 있다. 이에 따라 게이트 산화막의 절연파괴 전압 저하 및 절연파괴 전하량(break-down charge, QBD) 저하로 인한 게이트 산화막의 불량 발생을 억제할 수 있게 된다. 또한 반도체 장치의 GOI(Gate Oxide Integrity) 특성을 향상시킬 수 있으며, 소자 격리막의 폭을 줄여 활성 영역의 폭을 증가시킬 수 있다. 그리고 트렌치를 산화막으로 채울 때, 트렌치 내부에 기공(void)의 형성을 억제하여 트렌치 내부의 필링(filling) 특성이 향상된다.
본 발명에 따르면, STI 방식을 사용하여 소자 격리막 형성시 트렌치의 오프닝 부위에서 발생하는 게이트 산화막의 씨닝(thinning) 현상을 방지할 수 있다. 따라서 게이트 산화막 절연파괴 전압 및 절연파괴 전하량 저하 등의 게이트 산화막의 특성 저하 문제를 해소하고 GOI(Gate Oxide Integrity) 특성을 향상시킬 수 있게 된다. 또한 소자 격리막의 폭을 줄여 활성 영역의 폭을 증가시킬 수 있다. 그리고 트렌치를 산화막으로 채울 때, 트렌치 내부에 기공(void)의 형성을 억제하여 트렌치 내부의 필링(filling) 특성을 향상시킬 수 있으므로 소자 격리막의 절연률을 향상시킬 수 있게 된다.
Claims (3)
- 얕은 트렌치 격리 방식에 의한 소자 격리막 형성 방법에 있어서,반도체 기판상에 절연막 패턴을 형성하는 단계와,상기 절연막 패턴의 양측벽에 스페이서를 형성하는 단계와,상기 스페이서 및 상기 반도체 기판을 식각하여 상부의 양 측벽이 라운드 형태를 가지는 트렌치를 형성하는 단계와,상기 트렌치를 채우도록 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 격리막 형성 방법.
- 제 1 항에 있어서,상기 트렌치의 형성 단계는,상기 스페이서를 마스크로 하여 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와,상기 스페이서를 포함하여 반도체 기판을 전면식각하여 상기 트렌치의 상부 양 측벽을 라운드 형태로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 격리막 형성 방법.
- 제 1 항에 있어서,상기 스페이서는 실리콘 질화막, 산화막 및 폴리 실리콘중 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 소자 격리막 형성 방법.
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| KR20010081437A true KR20010081437A (ko) | 2001-08-29 |
Family
ID=19646277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000006856A KR20010081437A (ko) | 2000-02-14 | 2000-02-14 | 반도체 장치의 소자 격리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010081437A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484884B1 (ko) * | 2002-09-18 | 2005-04-22 | 동부아남반도체 주식회사 | 에스티아이 공정에서의 리키지 방지방법 |
-
2000
- 2000-02-14 KR KR1020000006856A patent/KR20010081437A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484884B1 (ko) * | 2002-09-18 | 2005-04-22 | 동부아남반도체 주식회사 | 에스티아이 공정에서의 리키지 방지방법 |
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